תכנון FPGA אינו פשוט שבב מחקר, אך בעיקר משתמש ב- FPGA מודל לעצב מוצרים בתעשיות אחרות. שלא כמו ASICs, FPGAs נמצאים בשימוש נרחב בתעשיית התקשורת.
באמצעות ניתוח שוק מוצרי ה-FPGA העולמי וספקים קשורים, בשילוב עם המצב הנוכחי במדינה שלי ומוצרי FPGA מובילים מקומיים, נוכל לגלות את כיוון הפיתוח העתידי של טכנולוגיות קשורות, אשר ישחקו תפקיד חשוב מאוד בקידום הכלל. שיפור הרמה הטכנולוגית של ארצי.
בהשוואה לעיצוב שבבים מסורתי, שבבי FPGA אינם מוגבלים רק לשבבי מחקר ועיצוב, אלא ניתן לבצע אופטימיזציה למוצרים בתחומים רבים בעזרת דגמי שבבים ספציפיים.
מנקודת המבט של התקני שבבים, FPGA עצמו מהווה מעגל משולב טיפוסי במעגל מותאם למחצה, המכיל ניהול דיגיטלי מודול, יחידה משובצת, יחידת פלט ויחידת קלט.
על בסיס זה, הכרחי עבור שבבי FPGA להתמקד בתכנון מקיף של אופטימיזציה של שבבים, ולהוסיף פונקציות חדשות של שבבים על ידי שיפור עיצוב השבב הנוכחי, ובכך להשיג את הפישוט ושיפור הביצועים של מבנה השבב הכולל.
מבנה בסיסי
מכשיר FPGA הוא מעין מעגל חצי מותאם אישית במעגל המשולב הספציפי ליישום, שהוא מערך לוגי שניתן לתכנות, שיכול לפתור ביעילות את הבעיה של פחות מעגלי שער במכשיר המקורי.
המבנה הבסיסי של FPGA כולל יחידות קלט ופלט הניתנות לתכנות, בלוקים לוגיים הניתנים להגדרה, מודולי ניהול שעון דיגיטלי, זיכרון RAM בלוק משובץ, משאבי חיווט, ליבות קשות ייעודיות מוטמעות ויחידות פונקציונליות משובצות.
מכיוון של-FPGA יש מאפיינים של משאבי חיווט בשפע, תכנות שניתן לחזור עליהן, אינטגרציה גבוהה והשקעה נמוכה, נעשה בו שימוש נרחב בתחום עיצוב המעגלים הדיגיטליים.
תהליך התכנון של FPGA כולל עיצוב אלגוריתמים, הדמיית קוד ועיצוב, איתור באגים בלוח, מעצבים וצרכים בפועל לביסוס ארכיטקטורת האלגוריתם, שימוש ב-EDA להקמת תוכנית עיצוב או HD לכתיבת קוד עיצוב, באמצעות הדמיית קוד כדי להבטיח שתוכנית התכנון עומדת דרישות בפועל, ולבסוף איתור באגים ברמה של לוח, השתמש במעגל התצורה כדי להוריד את הקבצים הרלוונטיים לשבב FPGA כדי לאמת את השפעת הפעולה בפועל.
עבודה עיקרון
FPGA מאמצת את הרעיון של מערך תאים לוגי LCA (Logic Cell Array), הכולל שלושה חלקים: בלוק לוגי שניתן להגדרה (CLB), בלוק פלט קלט (IOB) ו-Interconnect.
מערך שערים לתכנות שדה (FPGA) הוא התקן הניתן לתכנות. בהשוואה למעגלים לוגיים ומערכי שערים מסורתיים (כגון התקני PAL, GAL ו-CPLD), ל-FPGA מבנה שונה.
FPGA משתמש בטבלת חיפוש קטנה (16×1RAM) כדי לממש את ההיגיון השילובי. כל טבלת חיפוש מחוברת לכניסה של כפכפי D, והכפכף מניע מעגלים לוגיים אחרים או I/O ליצירת שילוב שניתן לממש.
הפונקציה הלוגית יכולה גם לממש את מודול היחידה הלוגית הבסיסית של פונקציית הלוגיקה הרציפה. מודולים אלה מחוברים זה לזה או מודולי קלט/פלט על ידי חוטי מתכת. הגיון FPGA מתממש על ידי טעינת נתוני תכנות ליחידת האחסון הסטטית הפנימית.
הערך המאוחסן ביחידת הזיכרון קובע את הפונקציה הלוגית של היחידה הלוגית ואת החיבור בין מודולים או בין מודולים ל-I/O, ולבסוף קובע את הפונקציה ש-FPGA יכול לממש, FPGA מאפשר תכנות בלתי מוגבל.