Sondrel은 ASIC 생성 속도를 높이기 위해 성능 검증 환경을 개발합니다.

Sondrel은 빠른 추적 ASIC 생성을 지원하고 지원하기 위해 성능 검증 환경(PVE)이라고 하는 방법론을 개발했습니다.

검증은 사용자 정의 ASIC을 생성하는 데 있어 가장 중요한 단계로, 수행해야 하는 작업과 가능한 최상의 방법을 보장합니다. 일반적으로 이는 RTL을 합성하고 실행하여 설계 시작 시 정의된 성능 사양에 대해 얼마나 잘 수행되는지 확인함으로써 수행됩니다. 설계를 조정하면 RTL을 실행할 때마다 성능이 향상되지만 각 반복에 영향을 미치는 데 몇 주가 걸릴 수 있습니다.

Sondrel의 PVE를 사용하면 다양한 매개변수를 '조정'하여 원하는 성능 사양을 충족하는 데 어떤 영향을 미치는지 확인할 수 있는 Synopsys SystemC 시뮬레이션 모델을 만들 수 있습니다.

각 변형은 모델에서 쉽게 설정하고 몇 시간 안에 실행할 수 있지만 RTL 시뮬레이션으로 각 변형을 수행하려면 각 변형에 대해 몇 주가 걸립니다. RTL 시뮬레이션이 더 정확하기 때문에 정확도와 속도 사이에는 절충점이 있지만 단 며칠 만에 최적의 구성에 도달하는 이 새로운 모델링 접근 방식의 속도가 이를 훨씬 능가하며 손드렐이 고객을 위한 많은 프로젝트를 생성할 수 있게 해줍니다. 더 빠르고 더 적은 위험으로 배포합니다.

이 방법론은 탐색 플랫폼을 사용하여 모든 트랜잭션 추적을 캡처하고 Python-in-SystemC 임베딩을 사용하는 Sondrel의 PVE로 내보냅니다. technology Synopsys VCS, Synopsis DVE 및 Synopsys Verdi 제품을 기반으로 구축되었습니다. 또한 다른 EDA 공급업체인 Mentor Questa 및 Cadence Xcelium의 도구도 지원할 수 있습니다.

PVE에 대한 테스트벤치 컴파일 흐름은 아래 PVE 그림에 나와 있으며, Sondrel PVE(SystemC 및 Python 코드로 구성됨)를 사용하여 생성된 RTL 및 Python 3.9 바이너리와 결합하는 기존 EDA 공급업체 중 하나의 RTL 컴파일러를 사용합니다. (오픈 소스로 사용 가능). 이렇게 하면 테스트를 수행하기 위해 실행되는 최종 실행 파일인 단일 애플리케이션으로 시뮬레이터 스냅샷이 생성됩니다.

이를 실행하기 위해 유스 케이스 추적은 정확한 주기의 SystemC 아키텍처 시뮬레이션에서 가져오고 시스템 설계자는 유스 케이스 추적을 읽고 FSDB 파형 데이터베이스인 출력으로 시뮬레이션을 실행하는 스크립트를 제공합니다. 필요한 경우 Verdi, DVE, Questa 및 Xcelium에서 정의한 표준 도구 및 방법론을 사용하여 디버깅할 수 있습니다.

Sondrel에 따르면 이 접근 방식의 이점은 탐색 플랫폼에 나타나지 않은 미묘한 RTL 문제가 분명해진다는 것입니다. 이는 RTL 시뮬레이션이 제공하는 상세한 시뮬레이션 때문입니다.

또한 이것은 RTL이 잘 수행할 수 있는지 여부를 조기에 표시하는 UVM 환경이 준비되기 전에 수행할 수 있습니다. 또한 건축가와 성능 엔지니어가 이 방법론을 사용하는 것도 매우 쉽습니다. 예를 들어 System Verilog – UVM보다 습득하기 쉬운 Python 지식이 대부분 필요하기 때문입니다.