Trí tuệ nhân tạo sáng tạo (AI) đòi hỏi sự di chuyển nhanh chóng và liên tục của lượng lớn dữ liệu. Trong số trường hợp ngày càng tăng, các kết nối điện vào/ra (I/O) giữa các IC trong chiplet đang trở thành nút thắt cổ chai để đạt được hiệu suất cao hơn. Các rào cản chính về hiệu suất I/O điện bao gồm hiệu suất sử dụng điện, băng thông và độ trễ.
Câu hỏi thường gặp này xem xét những lợi ích dự đoán của việc sử dụng I/O quang (IOI) thay cho I/O điện hiện nay trong các chiplet và kết thúc bằng việc xem xét các giải pháp và công nghệ IOI mới nổi.
Các giải pháp IOI đại diện cho những tiến bộ mới nhất trong một loạt các tiến bộ về kết nối quang, bắt đầu bằng các bộ thu phát quang có thể cắm thay thế hoặc bổ sung I/O điện trong các trung tâm dữ liệu (Hình 1). Ví dụ: Serializer/Deserializer điện (SerDes) là một dạng kết nối tốc độ cao phổ biến. Nó bao gồm một cặp khối chuyển đổi dữ liệu giữa dữ liệu nối tiếp và giao diện song song theo từng hướng. Tuy nhiên, việc vượt quá 112 gigabit/giây (Gbps) là vô cùng khó khăn vì mức suy hao tín hiệu lớn trong các kết nối bằng đồng khiến việc truyền dữ liệu xa hơn vài cm trở nên khó khăn. Việc thay thế SerDes bằng OIO trong chiplets dự kiến sẽ loại bỏ tắc nghẽn I/O về điện và tăng đáng kể tốc độ truyền dữ liệu. Các rào cản quan trọng đối với việc tăng hiệu suất I/O bao gồm hiệu suất sử dụng năng lượng, độ trễ cũng như mật độ và phạm vi tiếp cận băng thông.
Rào cản hiệu suất I/O
Hiệu suất sử dụng năng lượng rất quan trọng đối với các ứng dụng điện toán hiệu suất cao như AI tổng hợp. Hiệu suất năng lượng của I/O điện hiện có ở tốc độ 112 Gbps là khoảng 6 đến 10 pico Joules mỗi bit (pJ/b). Có thể tiếp cận từ gói hàng đến cạnh của bảng mạch in ở tốc độ dữ liệu đó nhưng tiêu tốn nhiều năng lượng, sinh nhiệt và làm giảm hiệu suất hệ thống. Như đã lưu ý trong Hình 1, việc vươn ra ngoài rìa của PCB cần có sự kết hợp giữa bộ thu phát quang có thể cắm I/O điện và cáp quang hoạt động. IOI cần phải cải thiện những mức hiệu suất đó.
Độ trễ là một yếu tố giết chết hiệu suất khác. I/O điện trong và ngoài bo mạch ở tốc độ trên 50 Gbps yêu cầu sử dụng mã hóa sửa lỗi chuyển tiếp có thể tăng độ trễ lên tới 100 ns. Đó là quá nhiều đối với các hệ thống máy tính phân tán như hệ thống được sử dụng cho AI tổng hợp. Trong các ứng dụng đó, độ trễ dưới 10 ns là bắt buộc.
Mật độ băng thông là một yếu tố quan trọng. Các chiplet không đồng nhất được sử dụng khi yêu cầu mật độ hệ thống cao và bao gồm cả mật độ băng thông. I/O điện có thể hỗ trợ mật độ băng thông khoảng 100 Gbps/mm. Giới hạn cho SerDes là khoảng 200 đến 500 Gbps/mm; tầm với dài hơn sẽ gây ra tổn hại về điện và nhiệt, khiến nó trở thành một giải pháp không thực tế trong hầu hết các ứng dụng. Mặt khác, IOI hiện có thể cung cấp khoảng 200 Gbps/mm, với lộ trình dự kiến sẽ đạt được 1 Tbps/mm trong tương lai.
Phạm vi tiếp cận là khoảng cách từ đầu đến cuối của I/O. Trong chiplet, tầm với cần thiết thường dưới 10 mm. Trên PCB, phạm vi tiếp cận có thể lên tới 50 mm và trong trung tâm dữ liệu, phạm vi tiếp cận có thể vượt quá 1,000 mm. Mặc dù I/O điện có thể hỗ trợ phạm vi tiếp cận ngắn, nhưng khoảng cách xa hơn đòi hỏi phải sử dụng liên lạc quang học. Việc chuyển đổi giữa các giao tiếp điện bên trong gói hoặc trên PCB sang quang học trong thời gian dài hơn là không hiệu quả và tốn kém. Một giải pháp ưu tiên là sử dụng IOI cho cả liên lạc chiplet nội bộ và kết nối toàn trung tâm dữ liệu.
Một số nhà cung cấp đã công bố giải pháp IOI. Trong một trường hợp, một loại vải kết nối quang tử có thể lập trình ở quy mô wafer đã được phát triển để sử dụng trong các chiplet không đồng nhất. Thiết kế hỗ trợ 40 làn quang tử có thể chuyển đổi trong cùng một không gian được chiếm giữ bởi sợi quang thông thường. Việc triển khai ban đầu dự kiến sẽ hỗ trợ tốc độ 1 Tbps trên các mảng trên tối đa 48 IC không đồng nhất trên các đế có diện tích lên tới 8 inch vuông với độ trễ tối đa là 5 ns và mức tiêu thụ điện năng thấp hơn so với I/O điện thay thế (Hình 2). Kiến trúc dự kiến sẽ mở rộng băng thông lên tới 100 Tbps.
Cách tiếp cận thứ hai sử dụng nguồn quang đa bước sóng kết hợp quang tử silicon với quá trình xử lý CMOS tiêu chuẩn để mang lại mật độ băng thông cao hơn tới 1000 lần ở mức 10% mức tiêu thụ điện năng của I/O điện (Bảng 1). Giải pháp này sử dụng quy trình 45 nanomet GlobalFoundries khối lượng lớn để tích hợp hàng triệu bóng bán dẫn với hàng trăm thiết bị quang tử.
Tổng kết
Yêu cầu I/O của AI tiên tiến và các ứng dụng điện toán hiệu năng cao (HPC) khác vượt quá khả năng của các giải pháp dựa trên điện. Do đó, các công nghệ IOI đang được phát triển có thể hỗ trợ hiệu suất năng lượng, độ trễ, hiệu quả băng thông và đáp ứng nhu cầu của các ứng dụng HPC.
dự án
Lộ trình tích hợp không đồng nhất, ấn bản năm 2023, Chương 9: Quang tử tích hợp, IEEE
Lightmatter Passage mang Quang học đóng gói chung và Quang tử silicon đến Kỷ nguyên Chiplet, ServeTheHome
Kết nối quang cho Trung tâm dữ liệu siêu quy mô với các ứng dụng AI / ML, Amphenol
Các kết nối quang học cuối cùng cũng nhìn thấy ánh sáng trong quang tử silicon: Vượt qua sự cường điệu, vật liệu nano MDPI
Bài phát biểu quan trọng của Photonics: Chuyển đổi từ I/O điện sang I/O quang, Nhịp
Khoang PhC silicon đa tinh thể để tích hợp CMOS trên chip, báo cáo khoa học
Xem xét lại kiến trúc Generative AI với I/O quang học, Phòng thí nghiệm Ayer