アニーリング プロセッサは、組み合わせ最適化問題に対処するために特別に設計されており、そのタスクは、有限の可能性セットから最適な解決策を見つけることです。
CMOS IC では、アニーリング プロセッサのコンポーネントが完全に「結合」される必要があります。ただし、この結合の複雑さはプロセッサのスケーラビリティに直接影響します。
東京理科大学の川原隆之教授率いる研究者らは、4096 個の CMOS チップを搭載した単一ボード上に 36 スピンを組み込んだ、スケーラブルな完全結合アニーリング プロセッサを開発し、テストに成功しました。
川原教授によれば、「高度な情報処理をクラウドではなく、あるいはクラウドの前処理をエッジで行うのではなく、エッジで直接実現したいと考えています。 2020年に東京理科大学が発表した独自の処理アーキテクチャにより、28nm CMOSによる全結合LSIをワンチップで実現 テクノロジー。さらに、並列動作チップを使用したスケーラブルな方法を考案し、2022 年に FPGA を使用してその実現可能性を実証しました。」
このプロセッサには、東京理科大学で開発された 8 つの異なる技術が組み込まれています。これには、10並列の解探索を可能にする「スピンスレッド方式」と、従来方式と比較してチップ要件を約半分に削減する技術が含まれます。必要な電力も控えめで、2.9MHz で動作し、消費電力は 1.3W (コア部分では 4096W) です。これは、XNUMX 個の頂点を含む頂点カバー問題を使用して実際に確認されました。
電力性能比の点では、このプロセッサは、アニーリング エミュレーションを使用した PC (i7、3.6GHz) 上の完全結合イジング システムのシミュレーションを 2,306 倍上回りました。さらに、コアとなるCPUや演算チップの2,186倍も上回った。
このプロセッサのマシン検証が成功したことは、容量が強化される可能性を示唆しています。
4096スピン
「将来的には、組み合わせ最適化問題を解くための2050年レベルの量子コンピュータの計算能力を備えたLSIシステムを対象とした共同研究にこの技術を開発していきます。目標は、組み合わせ最適化問題を解決することです。」と川原氏は語ります。空調、大型機器、またはクラウド インフラストラクチャに、現在のものを使用して 半導体 プロセス。具体的には、2年までに2030M（百万）スピンを達成し、これを活用した新たなデジタル産業の創出を模索していきたいと考えています。」
参照: ドローンと AI を活用して芽キャベツの収益性を高める