Chiplets cho phép tích hợp không đồng nhất các nút quy trình và vật liệu khác nhau để tối đa hóa hiệu suất. UCIe là một tiêu chuẩn kết nối cố định mới dành cho kết nối băng thông cao, độ trễ thấp, tiết kiệm năng lượng và tiết kiệm chi phí giữa các chiplet. UCIe cũng là thông số kỹ thuật đầu tiên có giao diện tương thích với các liên kết quang.
Các hệ thống điện toán lớn cần thiết để hỗ trợ các ứng dụng điện toán hiệu năng cao (HPC) như trí tuệ nhân tạo (AI) và máy học (ML) đang ngày càng trở nên khó xây dựng. Trong các kiến trúc thông thường, mật độ tài nguyên điện toán và bộ nhớ ngày càng tăng, tạo ra tắc nghẽn băng thông và thách thức kết nối. Mật độ phần cứng cao cũng gây ra những thách thức về nguồn điện và khả năng làm mát.
Phân rã và kết nối quang
Kết nối quang có thể hỗ trợ băng thông cao hơn nhiều so với đồng. Điều đó có thể cho phép các tài nguyên điện toán và bộ nhớ được phân tách và dàn trải, hỗ trợ phân bổ tài nguyên động, linh hoạt cũng như cải thiện hiệu suất năng lượng và nhiệt.
Nhưng đó chỉ là giải pháp ngắn hạn. Nút thắt băng thông dự kiến sẽ di chuyển từ trung tâm dữ liệu và các cấp giá vào các chiplet riêng lẻ. Ngày nay, các kết nối quang học là cần thiết để hỗ trợ kết nối chiplet với hệ thống rộng hơn. Tiếp theo, các kết nối đồng sẽ không còn đủ bên trong các chiplet và sẽ cần được thay thế bằng các giải pháp quang học.
Chiplets cung cấp cho các nhà thiết kế một công cụ mới để giải quyết nhu cầu về hiệu suất cao hơn bằng cách hỗ trợ một biển lõi không đồng nhất và bộ nhớ xếp chồng 3D (Hình 1). Điều đó thật tuyệt vời nhưng nó cũng thúc đẩy nhu cầu về băng thông cao, độ trễ thấp, hiệu quả sử dụng điện năng và kết nối liên kết tiết kiệm chi phí.
Tính toán liên kết nhanh
UCIe bổ sung cho giao thức liên kết tốc độ tính toán (CXL) lớp cao hơn. CXL được thiết kế để chạy trên lớp vật lý PCIe và hỗ trợ kết nối trung tâm dữ liệu và giá đỡ. Nó đã được mở rộng để hoạt động với lớp vật lý UCIe. Điều đó nhằm hỗ trợ kết nối ngoài chip từ cấp độ giá đỡ trở lên bằng cách sử dụng bộ điều chỉnh UCIe để hỗ trợ kết nối quang. Sự kết hợp giữa các kết nối quang CXL và UCIe dự kiến sẽ hỗ trợ công suất thấp hơn, độ trễ thấp hơn và băng thông cao hơn mức có thể đạt được khi sử dụng cáp quang chủ động và Ethernet.
Nhóm UCIe và CXL đang nỗ lực mở rộng các thông số kỹ thuật I/O liên quan đến quang học. Ví dụ: UCIe hỗ trợ tổng hợp hoặc tổng hợp tài nguyên trong các trung tâm dữ liệu trong các máy chủ phiến sử dụng chip I/O PCIe/CXL hoặc rack-to-rack sử dụng chip quang tích hợp UCIe.
Trong một trường hợp, một chiplet I/O quang, sử dụng bus giao diện tùy chỉnh, đã được phát triển tương thích với UCIe và được thiết kế để hỗ trợ thế hệ tiếp theo của kiến trúc điện toán HPC trên chiplet. Giải pháp này bao gồm một chiplet quang I/O (OIO) được tích hợp sẵn và một nguồn ánh sáng laser có thể vừa với nền tảng tương thích với UCIe. Mỗi chiplet OIO hỗ trợ băng thông lên tới 2 Terabit/giây (Tbps), tương đương với 64 làn PCIe Gen5.
Trong một ví dụ khác về kết nối quang học cho chiplet, các dãy đèn LED siêu nhỏ đã được xếp chồng 3D lên một IC giao diện CMOS đi kèm các bộ dò silicon. Kiến trúc kết nối quang học mới này cho phép liên kết tiêu thụ điện năng thấp với tốc độ dưới 1pJ/bit và phạm vi tiếp cận lên tới 10m. Kiến trúc song song của các kết nối được thiết kế để phù hợp với kiến trúc bus nội bộ rộng rãi của các thiết bị như CPU, GPU và ASIC lớn, loại bỏ nhu cầu về giao diện tuần tự hóa-khử tuần tự hóa (SerDes) ngốn nhiều điện năng. Nó cho phép tách các thiết bị như GPU và bộ nhớ băng thông cao (HBM), cải thiện hiệu suất nhiệt của hệ thống HPC (Hình 2).
Tổng kết
UCIe được phát triển để phục vụ nhu cầu tích hợp chiplet. Nó bao gồm một giao diện phù hợp với các kết nối đồng và quang bên trong chiplet. Khi kết hợp với giao thức CXL, nó có thể mở rộng kết nối quang học tới các hệ thống bên ngoài như giá đỡ trong trung tâm dữ liệu. Nền tảng OIO ban đầu dựa trên UCIe đang bắt đầu xuất hiện cho các thiết kế nâng cao.
dự án
AI và LLM bị giới hạn bởi băng thông bộ nhớ, Avicena
Kích hoạt kết nối quang bằng tiêu chuẩn UCIe mới, Ayer Labs
Cách kết nối quang học cho phép phân chia trung tâm dữ liệu, tóm tắt
Tận dụng kết nối quang học giữa chip với chip để giải phóng tiềm năng hoàn chỉnh của AI, Edge AI + Vision Alliance
SoC đa khuôn đạt được sức mạnh nhờ việc giới thiệu UCIe, Tóm tắt
Hai công ty khởi nghiệp đang đưa Fiber vào Bộ xử lý, IEEE Spectrum