Cadence stellt „bahnbrechendes“ Integrity 3D vorIC Plattform

Cadence hat die Integrity 3D-IC-Plattform veröffentlicht, die branchenweit erste umfassende 3D-IC-Plattform mit hoher Kapazität, die 3D-Designplanung, Implementierung und Systemanalyse in einem einzigen, einheitlichen Cockpit integriert.

Die Integrity 3D-IC-Plattform bildet die Grundlage der 3D-IC-Lösung der dritten Generation von Cadence und bietet Kunden systemgesteuerte Leistungs-, Leistungs- und Flächenanalysen (PPA) für einzelne Chiplets durch integrierte thermische, leistungsbezogene und statische Timing-Analysefunktionen.

Für Chipdesigner bietet die Plattform Systemplanung, integrierte elektrothermische, statische Timing-Analyse (STA) und physikalische Verifizierungsabläufe und ermöglicht so einen schnelleren, qualitativ hochwertigen 3D-Designabschluss. Es umfasst außerdem 3D-Erkundungsabläufe, die anhand von 2D-Design-Netzlisten mehrere 3D-Stacking-Szenarien basierend auf Benutzereingaben erstellen und automatisch die optimale, endgültige 3D-Stapelkonfiguration auswählen.

Darüber hinaus unterstützt die Plattformdatenbank alle 3D-Designtypen, sodass Ingenieure Designs an mehreren Prozessknoten gleichzeitig erstellen und ein nahtloses Co-Design mit Paketdesignteams und Outsourcern durchführen können Halbleiter Montage- und Testunternehmen (OSAT), die Cadence Allegro®-Verpackungstechnologien verwenden.

Kunden, die die Integrity 3D-IC-Plattform nutzen, haben Zugriff auf die folgenden Funktionen und Vorteile:

• Gemeinsames Cockpit und Datenbank: Ermöglicht SoC- und Paketdesignteams die gleichzeitige gemeinsame Optimierung des gesamten Systems, sodass Feedback auf Systemebene effizient integriert werden kann.

• Komplettes Planungssystem: Enthält ein vollständiges 3D-IC-Stack-Planungssystem für alle Arten von 3D-Designs, sodass Kunden natives 3D-Stacking verwalten und implementieren können.

• Nahtlose Implementierungstool-Integration: Bietet Benutzerfreundlichkeit durch direkte skriptbasierte Integration mit dem Cadence Innovus Implementation System für leistungsstarke digitale Designs mit 3D-Chip-Partitionierung, Optimierung und Timing-Abläufen.

• Integrierte Analysefunktionen auf Systemebene: Ermöglicht ein robustes 3D-IC-Design durch frühe elektrothermische und Cross-Die-STA, was eine frühzeitige Rückmeldung auf Systemebene für systemgesteuerte PPA ermöglicht.

• Co-Design mit der Virtuoso® Design Environment und Allegro-Verpackungstechnologien: Ermöglicht Ingenieuren die nahtlose Übertragung von Designdaten aus Cadence-Analog- und Verpackungsumgebungen über die hierarchische Datenbank in verschiedene Teile des Systems, was einen schnelleren Designabschluss und eine verbesserte Produktivität ermöglicht.

• Benutzerfreundliche Oberfläche: Enthält ein leistungsstarkes Benutzer-Cockpit mit einem Flow-Manager, der Designern eine einheitliche, interaktive Möglichkeit bietet, relevante 3D-Systemanalyseflüsse auf Systemebene auszuführen.

Die Integrity 3D-IC-Plattform ist Teil des breiteren Cadence 3D-IC-Lösungsportfolios, das über den digitalen Bereich hinausgeht und System- und Verifizierungs- sowie IP-Funktionen umfasst.

Die umfassendere Lösung bietet Hardware- und Software-Co-Verifizierung und Leistungsanalyse des gesamten Systems über Dynamic Duo, das aus den Plattformen Palladium Z2 und Protium X2 besteht. Es bietet außerdem Konnektivität über Chiplet-basiertes PHY IP mit PPA, das für Latenz, Bandbreite und Leistung optimiert ist.

Die Integrity 3D-IC-Plattform bietet Co-Design-Funktionen mit der Virtuoso Design Environment und Allegro-Technologien, integrierte IC-Signoff-Extraktion und STA mit der Quantus Extraction Solution und Tempus Timing Signoff Solution sowie integrierte Signalintegrität/Leistungsintegrität (SI/PI). elektromagnetische Interferenz (EMI) und thermische Analyse mit dem Sigrity Technologie Portfolio, Clarity 3D Transient Solver und Celsius Thermal Solver.