그래서 우리는 방금 Analog에서 또 다른 흥미진진한 작업을 시작했습니다. IC 좋은 회사의 디자인. 우리는 디자인 문제가 우리 책상에 부딪힐 때까지 스스로를 토닥이며 자부심을 느낍니다. 우리는 두 발로 뛰어 들었고, 보라, 우리 매니저가 우리에게 XNUMX주일 분량의 작업이라고 말한 것이 훨씬 더 긴 것으로 판명되었습니다.
익숙한 소리? 다른 사람들도 같은 일을 겪었을 것이므로 내가 처음이 아니라고 생각합니다. 아래 그래프를 고려하십시오.
y축에 완료율을 표시하고 x축에 시간을 표시하고 주어진 작업을 완료하는 데 걸리는 시간을 스케치하면 이상적으로는 녹색 곡선으로 끝납니다. 녹색 곡선은 간단한 방정식으로 정의할 수 있습니다.
여기서 t는 시간이고 T는 효율성의 척도인 시간 상수입니다.
그러나 문제에 갇힌 경우 보라색 그래프를 고려하십시오. 여기에서 우리는 잘 시작하여 우리가 멈추는 지점에 빠르게 도달합니다. 우리는 걸림돌에 부딪힌 것처럼 보이지만 결국에는 순전한 결단력과 끈기로 빠져나갈 길을 찾습니다. 우리는 또 다른 걸림돌에 부딪힐 때까지 이 궤적을 따라 계속 진행합니다. 결국 작업은 완료되지만 걸림돌 또는 내가 "문제 함정"이라고 부르는 것을 경험할 때까지는 완료되지 않습니다.
빨간색 그래프에서 문제 트랩이 너무 심각하여 작업이 완료되지 않고 필요한 솔루션에서 벗어납니다. 이 경우 활동을 중지했다가 다시 시작해야 합니다.
간단한 예를 살펴보겠습니다. 간단한 공통 이미 터 증폭기의 아래 다이어그램.
우리가 전압 Re에서 약 0.1V로 떨어지므로 이미터 양단의 전압이 0.1V가 될 때까지 dc 전압 vbias를 조정합니다. 30dB 또는 x32의 이득을 얻고 싶다고 가정하고 Re=100ohms로 설정했습니다. 이는 테일 전류가 1mA임을 의미합니다. 이는 re=VT/I, VT=25mV, I=1ma, re=25옴을 의미합니다. 이제 Rl을 계산하고 싶습니다. 그래서
G=32, Re=100, re=25로 설정하면 R4=XNUMXk가 됩니다!
이제 Vdd=3V로 설정하면 T1의 컬렉터의 전압은 -1V이고 베이스 컬렉터 접합은 순방향 바이어스이므로 이로부터 많은 이득을 볼 수 없을 것 같습니다. 보라색 선을 따라 이동합니다. 또 다른 문제는 Rbias의 선택일 수 있습니다. Cac를 구동하는 소스 임피던스가 1k이고 Rbias를 1k로 설정했다고 가정해 봅시다. 이 경우 베이스로 보내는 신호가 30dB 게인을 달성하려면 적어도 두 배는 커야 합니다. 하지만 실수로 Rbias를 10옴으로 설정하면 입력에서 직접 신호를 감쇠시킵니다. CAD 도구에서 회로도를 캡처하고 실수로 Rbias를 10옴으로 남겨둔 다음 시뮬레이션을 실행하여 게인이 예상보다 훨씬 낮은지 확인합니다. 나는 내 머리를 긁는다….기쁨이 없다.
나는 디자인의 매개변수에 대해 생각하지 않고 계속 시뮬레이션하고 있습니다… 결국, 친한 동료 중 한 명이 지나가다가 Rbias가 10옴으로 설정되어 있는 것을 알아차렸습니다. 그들이 내 어리석은 실수를 지적해 줄까요?
이것은 모두 잘 이해된 수학과 간단한 회로에 매우 적합합니다. 인생은 그렇게 간단하지 않으며 문제의 함정이 여전히 발생한다고 생각합니다. 훨씬 더 높은 주파수(예: ft/8)에서 설계할 때 더 이상 dc 값을 베타로 가정할 수 없습니다. 따라서 회로가 작동하지 않는 것은 분명한 이유 때문이 아니라 무언가를 놓친 것입니다. 문제의 함정입니다.
아래 표시된 XNUMX단 증폭기를 고려하십시오.
베타가 dc 값이라고 가정했다면 β의 효과를 무시했을 것입니다.2.Re1 여기서, β2 =
즉, 조정된 부하 Lout 및 Cout에 걸쳐 나타날 음의 저항입니다. 이것은 증폭기와 진동의 안정성에 해로운 영향을 미칠 수 있습니다. 우리는 Re1이 잘못 선택된 경우 일시적인 것을 실행하기 전까지는 알아차리지 못했을 것입니다….또 다른 문제 함정. 이 상황에서 우리는 100% 완료에서 멀어지고 부정적인 방향으로 이동하는 빨간색 그래프로 끝날 수 있습니다. 즉 디자인 문제는 결코 완료되지 않습니다.
우리가 이 문제를 중심으로 계획했다면 Tef가 정말로 필요한지 먼저 생각하고 ac 커플링을 통해 출력단을 입력단에 직접 연결했을 것입니다. 이렇게 하면 출력 스테이지를 독립적으로 바이어스할 수 있고 네거티브 임피던스에 대해 걱정할 필요가 없습니다. 글쎄요, Tout1의 이미터에 기생 커패시턴스가 있기 때문이 아닙니다.
이 경우 기생 캡은 Lout//Cout에서 음의 임피던스로 나타납니다. 다시 이러한 효과를 살펴봐야 합니다.
관심
Harriet Green은 Wayne Schaefer(최고의 엔지니어도 확증 편향을 경험할 수 있음)를 인용하여 다음과 같이 말합니다.
“물건을 만드는 것이 복잡할 수 있다는 것이 제 경험이었습니다! 가장 발전되고 잘 관리되는 생산 환경에서도 지속적으로 제조 문제를 겪게 됩니다. 이 중 일부는 간단하고 명확하고 빠른 솔루션이 있는 반면 다른 일부는 근본 원인을 밝히기 위해 엄격한 탐색이 필요합니다. ”
“그러나 변경해서는 안 되는 한 가지는 엔지니어가 제조, 유지 관리, 설계 및 작업 현장 문제에 접근하는 방식입니다. 결론에 도달하기 전에 모든 잠재적인 원인과 해결책을 신중하게 고려하는 것이 중요하다고 생각합니다. 데이터가 수집되고 분석됨에 따라 더 정확한 옵션보다 초기 솔루션이 실수로 선호될 수 있습니다. Wayne이 말하는 것은 '확증 편향'입니다. 이것은 선입견을 뒷받침하는 더 많은 정보를 고의로 또는 무의식적으로 좋아하는 반면 선입견과 모순되는 데이터는 무시하거나 신용을 떨어뜨리는 것을 포함합니다. 그것은 일반적이고 종종 무의식적인 경향이기 때문에 엔지니어가 내 경험에서 이러한 편향을 인식하는 것이 매우 중요합니다.”
“최선이 아닌 결과와 계속되거나 반복되는 오작동을 피하면서 주어진 문제에 대한 최상의 결과에 도달하기 위해 관점, 원인 및 솔루션의 총체성을 고려하기 위해 모든 노력을 기울여야 합니다. 하나의 특정 솔루션을 선호하거나 집착하는 경향은 견고한 문제 해결 도구 및 방법론을 통해서만 극복할 수 있습니다. 문제의 특성, 원하는 결과 및 사용 가능한 리소스에 따라 다양한 도구를 배포할 수 있습니다. 한 가지 예인 Red X 프로세스는 다양한 방법으로 확증 편향을 피하는 데 도움이 됩니다. Dorian Shainin이 개발한 Red X는 프로세스의 품질에 가장 큰 영향을 미치는 것으로 관찰된 것을 우선 순위로 지정하는 차트(파레토 차트라고도 함)에서 빨간색으로 표시된 주요 근본 원인을 나타냅니다.”
Harriet이 설명했듯이 문제 해결에 뛰어들기보다는 가능한 한 문제 함정을 피할 수 있도록 작업을 미리 계획하는 것이 좋습니다.
가레스 존스
또 다른 관점은 Garfield Microelectronics의 프로젝트 책임자인 Gareth Jones로부터 나옵니다. 그는 문제 함정에 대해 다음과 같이 말합니다.
“GF Micro의 완전한 실리콘 설계 서비스 및 실리콘 공급의 일환으로 우리의 설계 프로세스는 설계 작업이 시작되기 전에 프로젝트 수명 주기 초기에 잠재적인 문제 함정을 살펴봅니다. 이 평가는 고객 사양과 제안된 설계 아키텍처의 장단점을 조사한 다음 각 제안과 관련된 위험을 평가하는 타당성 조사의 형태를 취합니다.”
“이 접근 방식을 통해 GF Micro는 가능한 문제를 더 잘 이해하고 문제 트랩의 영향을 줄이기 위한 완화 계획을 마련할 수 있습니다. 우리가 전체 설계 개발을 진행하고 있는 사후 타당성 조사에는 여전히 문제 함정이 있을 가능성이 있지만 이전에 수행된 계획으로 인해 이러한 문제의 심각성이 감소합니다. 이를 통해 우리는 이상적인 문제 함정 녹색 곡선에 더 가까이 머물 수 있으므로 전체 프로젝트 일정에 미칠 수 있는 영향을 줄일 수 있습니다.”
마크 새커리
Mark Thackeray는 저명한 사업가이며 수년 동안 프로젝트 디렉터/매니저로 근무하면서 일부 세계 최대 기업에 엔터프라이즈 소프트웨어를 배포했습니다.
문제 트랩은 팀, 제품 및 타임라인이 유지되지 않을 때 발생합니다. 프로젝트 관리의 커뮤니케이션은 실패를 방지하는 데 필수적입니다. 해결된 문제 트랩을 표시하는 한 가지 방법은 모든 당사자를 모든 문제에 신속하게 연결하고 정의하도록 설계된 솔루션인 Visual Management를 사용하는 것입니다. 해상도 로드맵.
점프하지 않도록 계획
요약하면, 문제 함정은 엔지니어링의 모든 측면에서 발생하며 우리는 이를 인식하여 이에 대한 계획을 세울 수 있어야 합니다.
경험이 거의 없는 새로운 디자인 공간으로 이동하면 자주색 선을 넘을 가능성이 높지만 시간이 지나면 도달할 것입니다. 여기서 제가 말하고자 하는 요점은 우리가 뛰어들기 전에 최선을 다해 작업을 계획한다는 것입니다.
저자
그는 Ferranti, STL, GEC Plessey Semiconductors, Maxim Integrated, Dialog Semiconductors와 같은 여러 대기업에서 근무했습니다. 그는 또한 Phyworks와 같은 신생 기업에서 일했습니다. GEC Plessey Semiconductors에서 근무하는 동안 Ash는 여러 제품에서 성공적으로 사용된 Synthesis Exploiting Algebraic Design을 포함하여 20개 이상의 특허를 취득했습니다.
휴식을 위해 Ash는 아내와 함께 달리기, 걷기, 시간 보내기를 즐깁니다. 딸과 손자. Ash는 Chamber와 Orchestral 작품에서 작곡가로도 활동하고 있습니다.
참조: 관점: BC108에서 SiGe BiCMOS까지 - 아날로그 IC가 뛰어난 이유