Es heißt „Integrity 3D-“IC' und soll die Grundlage für die 3D-IC-Lösung der dritten Generation des Unternehmens bilden und durch integrierte thermische, leistungsbezogene und statische Timing-Analysefunktionen Leistung, Leistung und Fläche für einzelne Chiplets bereitstellen.
„Cadence hat seinen Kunden schon immer 3D-IC-Packaging-Lösungen über seine digitalen, analogen und Package-Implementierungs-Produktlinien angeboten“, sagte Cadence-Geschäftsführer Chin-Chi Teng. „Angesichts der jüngsten Entwicklungen im Verpackungsbereich sahen wir die Notwendigkeit, eine stärker integrierte Plattform bereitzustellen, die unsere Implementierung verknüpft Technologie mit Planung und Analyse auf Systemebene.“
Systemplanung, elektrothermische, statische Zeitanalyse und physikalische Verifizierungsabläufe werden zusammengeführt. Es beinhaltet auch 3D-Erkundungsabläufe, bei denen 2D-Netzlisten verwendet werden, um mehrere 3D-Stacking-Szenarien basierend auf Benutzereingaben zu erstellen und „automatisch die optimale 3D-Stapelkonfiguration auszuwählen“, so das Unternehmen.
Co-Design ist mit Verpackungsdesignteams und ausgelagerten Unternehmen möglich, die Cadence Allegro-Verpackungen und die Virtuoso-Designumgebung verwenden.