Semidynamics hat die weltweit erste, vollständig anpassbare 64-Bit-RISC-V-Kernfamilie herausgebracht, die sich hervorragend für die Verarbeitung großer Datenmengen für Anwendungen wie KI, ML und HPC eignet. Die Kerne sind prozessunabhängig, wobei Versionen derzeit bis hinunter zu 5 nm geliefert werden.
Roger Espasa, CEO und Gründer von Semidynamics, erklärte: „Bisher hatten RISC-V-Prozessorkerne Konfigurationen, die vom Anbieter festgelegt wurden, oder hatten eine sehr begrenzte Anzahl konfigurierbarer Optionen wie Cache-Größe, Adressbusgröße, Schnittstellen und einige andere Regelparameter. Unsere neuen IP-Cores ermöglichen dem Kunden die vollständige Kontrolle über die Konfiguration, seien es neue Anweisungen, separate Adressräume, neue Speicherzugriffsmöglichkeiten usw. Das bedeutet, dass wir einen Core genau auf die Anforderungen jedes Projekts zuschneiden können, sodass keine unnötigen vorhanden sind Kosten oder Kompromisse. Noch wichtiger ist, dass wir die „Secret Sauce“-Funktionen eines Kunden innerhalb weniger Wochen in RTL implementieren können, was sonst niemand bietet. Jeder Designer, der RISC-V verwendet, möchte das perfekte Set aus Leistung, Leistung und Fläche zusammen mit einzigartigen Unterscheidungsmerkmalen haben, und jetzt können sie zum ersten Mal genau das von uns bekommen.“
Der erste in der Familie, der jetzt zur Lizenzierung angeboten wird, ist der Atrevido-Kern. Dies ermöglicht eine Out-of-Order-Planung in Kombination mit dem unternehmenseigenen Gazzillion Technologie sodass es sehr spärliche Daten mit langen Latenzen und mit Speichersystemen mit hoher Bandbreite verarbeiten kann, die für aktuelle Anwendungen des maschinellen Lernens typisch sind. Die Gazzillion-Technologie schließt effektiv die Latenzprobleme aus, die auftreten können, wenn die CXL-Technologie eingesetzt wird, um den Zugriff auf weit entfernten Speicher mit den hohen Geschwindigkeiten bereitzustellen, für die sie entwickelt wurde.
Für anspruchsvolle Workloads wie HPC unterstützt der Atrevido-Core große Speicherkapazitäten mit einem 64-Bit-nativen Datenpfad und 48-Bit-Physical-Adresspfaden. Espasa fügte hinzu: „Wir haben die schnellsten Kerne auf dem Markt, um große Datenmengen mit einer Cache-Zeile pro Takt bei hohen Frequenzen zu verschieben, selbst wenn die Daten nicht in den Cache passen. Und wir können das bei Frequenzen bis zu 2.4 GHz am rechten Knoten tun. Der Rest des Marktes liegt alle vielen, vielen Zyklen im Durchschnitt bei etwa einer Cache-Linie, was bei weitem nicht in der Nähe von unserer in jedem Zyklus liegt. Wenn also die Anwendung viele Daten streamt und/oder die Anwendung sehr große Daten berührt, die nicht in den Cache passen, haben wir die besten RISC-V-Kerne auf dem Markt für Ihren Anwendungsfall.“
Mit seiner vollständigen MMU-Unterstützung ist Atrevido auch Linux-ready und unterstützt Cache-kohärente Multi-Processing-Umgebungen mit zwei und bis zu Hunderten von Kernen. Es ist vektorfähig und unterstützt die RISC-V-Vektorspezifikation 1.0 und das kommende Semidynamics Open Vector Interface. Vektorbefehle codieren eine große Anzahl von Berechnungen dicht, um die von jeder Operation verbrauchte Energie zu senken. Vector Gather-Anweisungen unterstützen effizient Sparse-Tensor-Gewichte, um ML-Workloads zu unterstützen.
Er schloss: „Wir waren im Stealth-Modus, während wir die Kernarchitektur geschaffen haben, die die RISC-V-Community wirklich will – eine mit vollständiger Anpassbarkeit, nicht nur ein paar anpassbaren Einstellungen. Niemand sonst hat einen so komplexen RISC-V-Kern, der vollständig konfiguriert werden kann, um die spezifischen Anforderungen jedes Projekts perfekt zu erfüllen, anstatt einen handelsüblichen Kern verwenden und Kompromisse eingehen zu müssen.“
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