Semidynamics ha rilasciato la prima famiglia di core RISC-V a 64 bit completamente personalizzabile al mondo, eccellente per la gestione di grandi quantità di dati per applicazioni, tra cui AI, ML e HPC. I core sono indipendenti dal processo, con versioni attualmente fornite fino a 5 nm.
Il CEO e fondatore di Semidynamics, Roger Espasa, ha spiegato: "Fino ad ora, i core del processore RISC-V avevano configurazioni che erano state riparate dal fornitore o avevano un numero molto limitato di opzioni configurabili come dimensioni della cache, dimensioni del bus degli indirizzi, interfacce e pochi altri parametri di controllo. I nostri nuovi core IP consentono al cliente di avere il controllo totale sulla configurazione, sia che si tratti di nuove istruzioni, spazi di indirizzi separati, nuove capacità di accesso alla memoria, ecc. spese generali o compromessi. Ancora più importante, possiamo implementare le funzionalità di "salsa segreta" di un cliente nell'RTL nel giro di poche settimane, cosa che nessun altro offre. Ogni progettista che utilizza RISC-V vuole avere il set perfetto di potenza, prestazioni e area insieme a caratteristiche di differenziazione uniche e ora, per la prima volta, può avere proprio questo da noi.
Il primo della famiglia, offerto ora in licenza, è il nucleo Atrevido. Ciò fornisce la pianificazione fuori ordine combinata con Gazillion di proprietà dell'azienda la tecnologia in modo che possa gestire dati molto sparsi con lunghe latenze e con sistemi di memoria ad elevata larghezza di banda tipici delle attuali applicazioni di machine learning. In effetti, la tecnologia Gazzillion esclude i problemi di latenza che possono verificarsi quando si utilizza la tecnologia CXL per fornire memoria lontana a cui accedere alle velocità sovralimentate per cui è stata sviluppata.
Per carichi di lavoro impegnativi, come HPC, il core Atrevido supporta grandi capacità di memoria con un percorso dati nativo a 64 bit e percorsi di indirizzi fisici a 48 bit. Espasa ha aggiunto: “Abbiamo i core più veloci sul mercato per spostare grandi quantità di dati con una linea di cache per clock ad alte frequenze anche quando i dati non entrano nella cache. E possiamo farlo a frequenze fino a 2.4 GHz sul nodo destro. Il resto del mercato ha una media di circa una linea di cache ogni molti, molti cicli, che non è neanche lontanamente vicina alla nostra ogni ciclo. Quindi, se l'applicazione esegue lo streaming di molti dati e/o l'applicazione tocca dati molto grandi che non rientrano nella cache, abbiamo i migliori core RISC-V sul mercato per il tuo caso d'uso."
Con il suo supporto MMU completo, Atrevido è anche pronto per Linux e comprende il supporto di ambienti multi-processing coerenti con la cache da due fino a centinaia di core. È pronto per i vettori, supporta la RISC-V Vector Specification 1.0 e l'imminente Semidynamics Open Vector Interface. Le istruzioni vettoriali codificano densamente un gran numero di calcoli per ridurre l'energia utilizzata da ciascuna operazione. Le istruzioni Vector Gather supportano in modo efficiente pesi tensoriali sparsi per supportare i carichi di lavoro ML.
Ha concluso: "Siamo stati in modalità invisibile mentre creavamo l'architettura di base che la comunità RISC-V desidera davvero, una con piena personalizzazione, non solo alcune impostazioni modificabili. Nessun altro dispone di un core RISC-V così complesso che può essere completamente configurato per soddisfare perfettamente le esigenze specifiche di ogni progetto piuttosto che dover utilizzare un core standard e scendere a compromessi".
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