Semidynamica mundi primum, plene customisabile, 64-bit RISC-V nucleorum familiae excellentes dimisit ad tractandas magnas pondera notitiarum applicationum, incluso AI, ML et HPC. Cores sunt processus agnostici, cum versionibus nunc ad 5nm suppletis.
Semidynamica CEO et conditor, Rogerus Espasa explicavit: “Usque nunc nuclei RISC-V processus figuras habuerunt, quae a venditore fixae sunt vel admodum paucas habebant optiones configurabiles, quales sunt magnitudo, inscriptio bus magnitudo, interfaces et nonnullae aliae. ambitum imperium. Nostrae novae IP coros efficiunt emptorem ut totam potestatem in configuratione habeant, fiat nova instructiones, spatia electronica separata, nova memoria accessu facultatum, etc. Hoc significat nos praecise sartorem nucleum ad singulas necessitates occurrere necessarias ut nullae sint requisitae. overheads seu mediis. Potius etiam possumus lineamenta emptoris "sacramentum condimentum" in RTL in negotio hebdomadum efficere, quod est aliquid quod nemo offert. Omnis excogitatoris usus RISC-V perfectam potestatem, euismod et Area cum specialibus notis differentiis habere vult, et nunc primum ex nobis habere possunt".
Prima in familia, nunc licentiae oblata, est Atrevido nucleus. Hoc praebet extra ordinem scheduling coniuncta cum comitatu scriptor proprietatis Gazzillionis Technology ita ut notitias longe sparsas latenciis longis tractare possit et systemata scientifica alta latitudine machinae applicationes discendi proprias. Efficaciter, Gazzillion technicae artis eventus latentiam excludit, quae fieri possunt, cum adhibita CXL technologia ad memoriam longe remotam accessurum ad rates superchargedas, quibus elaboratum est providere.
In laboribus exigendis, ut HPC, Atrevido nucleus magnas facultates memoriae sustinet cum notitia 64-bits patria et semitis 48-bit corporis inscriptionis. Espasa adiecit: "Medicis celerrimis in foro habemus ut magna copia notitiarum movendi cum cella linea per horologium in frequentiis altum etiam cum notitia in cella non convenit. Et possumus facere in frequentiis usque ad 2.4GHz in nodo dextra. Ceteri mercati averages circa lineam cache omnes plures, plures cycli, qui nullibi prope nostrum est singulis cyclis. Si applicatio fluit multum notitiae et/vel applicationis notitiarum amplissimarum quae in cella non apta sunt attingit, optimas metretas RISC-V in foro pro usu tuo casu habemus."
Cum suo MMU integro auxilio, Atrevido etiam Linux-paratus comprehendens sustentationem cache-cohaerentem, multi-processus ambitus a duobus et usque ad centenis nucleorum. Vector est paratus, RISC-V Vector Specification 1.0 sustinens et semidynamica ventura Open Vector Interface. Vector instructiones numerosos computationum dense enodare ad industriam ab unaquaque operatione adhibitam deprimere. Vector Colligite instructiones ad pondus sparsum tensoris ponderis efficaciter adiuvandi cum ML laboribus.
Conclusit: “Infandi modo fuimus dum nucleum architecturae creavimus quam communitas RISC-V vere vult – unum cum plena consuetudine, non paucas uncinis occasus. Nemo alius tam complexum RISC-V nucleum habet qui prorsus configurari potest ad perfecte occurrere peculiaribus cuiusque consilii necessitatibus potius quam uti nucleum extemporalitatem et compromissum ».
View more: IGBT modules | LCD propono | electronic lacinia