Aldec rilascia l'ultima versione del Riviera-PRO

Aggiornamento: 19 maggio 2021

Aldec rilascia l'ultima versione del Riviera-PRO

Aldec rilascia l'ultima versione del Riviera-PRO

Aldec ha affermato che ora fornisce l'implementazione più completa di VHDL 2019 per piattaforme Windows e Linux con l'ultima versione di Riviera-PRO (versione di rilascio 2021.04).

Secondo Aldec, uno specialista nella simulazione del linguaggio HDL misto e nella verifica assistita dall'hardware per i progetti FPGA e ASIC, tra le funzionalità più importanti ora supportate c'è Interfaces.

Le interfacce sono state storicamente difficili da modellare in VHDL. In VHDL-2019 (noto anche come IEEE 1076-2019), sono sistemati utilizzando un record e una modalità di visualizzazione. Insieme ad altre nuove funzionalità, le interfacce consentono agli utenti di creare codice più compatto e più riutilizzabile.

Le funzionalità di simulazione VHDL-2019 aggiunte a Riviera-PRO includono il supporto per array e record del tipo di file, l'introduzione di istruzioni di blocco sequenziali e la libreria STD è stata migliorata con il pacchetto REFLECTION.

"Il supporto migliorato delle interfacce per VHDL è stato uno dei più interessanti nella versione VHDL-2019 e la loro implementazione è stata il risultato diretto delle richieste della comunità di utenti VHDL, che ha presentato modelli di utilizzo per giustificare l'aggiunta", ha affermato Sunil Sahoo , Product Manager Riviera-PRO. “Ascoltiamo anche la comunità. Quando lancia o migliora i nostri strumenti EDA, Aldec lo fa sempre in risposta diretta alle esigenze e alle richieste dei nostri utenti e il supporto migliorato delle interfacce si basa su una precoce disposizione per VHDL-2019 che abbiamo introdotto in Riviera-PRO lo scorso anno. La maggior parte degli altri fornitori di strumenti EDA deve ancora soddisfare VHDL-2019 in alcun modo. "

Riviera-PRO ha anche ricevuto una serie di miglioramenti alla simulazione SystemVerilog. Questi includono: il tipo di dati di un file definito dall'utente tipo di rete può essere specificato con un parametro di tipo e sequenza casuale le istruzioni possono ora essere dichiarate in moduli e classi parametrizzati da un tipo.