Marvell の 3nm シリコン ビルディング ブロックには、112G XSR SerDes Long Reach SerDes、PCIe Gen 6 / CXL 3.0 SerDes、および 240 Tbps の並列ダイ間相互接続が含まれます。
これらのテクノロジーは、 半導体 標準および低コストの RDL (再配布層) からシリコンベースの高密度相互接続までのパッケージ オプション。
新しいパラレル ダイ ツー ダイ インターコネクトにより、最大 240 Tbps の集約データ転送が可能になります。
SerDes および相互接続テクノロジは、Teralynx スイッチ、PAM4 およびコヒーレント DSP、Alaska イーサネット物理層 (PHY) デバイス、OCTEON プロセッサ、Bravera ストレージ コントローラ、Brightlanecautomotive イーサネット チップセット、およびカスタム ASIC を含むマーベルのフラグシップ シリコン ソリューションに組み込まれています。
3nm プロセスへの移行により、エンジニアは、信号の完全性と性能を維持しながら、チップとコンピューティング システムのコストと消費電力を削減できます。
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PCIe Gen 6 SerDes (@ 64Gb/秒) |
112G XSR SerD (@ 113Gb/s) |
キャプション： 青いアイ ダイアグラムは、PCIe Gen 3 / CXL 6 用に最適化された Marvell の 3.0nm SerDes によって送信される高性能信号を表し、オレンジ色は、3G XSR 用に最適化された 112nm 低遅延 SerDes からの信号を表します。 どちらも業界初です。 目の垂直方向の高さ、サイズ、相対的な対称性は、ノイズとビット エラーの軽減を示します。