Marvell의 3nm 실리콘 빌딩 블록에는 112G XSR SerDes Long Reach SerDes, PCIe Gen 6/CXL 3.0 SerDes 및 240Tbps 병렬 다이-다이 상호 연결이 포함됩니다.
이러한 기술은 또한 모든 반도체 표준 및 저비용 RDL(재분배 레이어)에서 실리콘 기반 고밀도 상호 연결에 이르는 패키징 옵션.
새로운 병렬 다이-다이 상호 연결을 통해 최대 240Tbps의 집계 데이터 전송이 가능합니다.
SerDes 및 상호 연결 기술은 Teralynx 스위치, PAM4 및 코히어런트 DSP, 알래스카 이더넷 물리 계층(PHY) 장치, OCTEON 프로세서, Bravera 스토리지 컨트롤러, Brightlanecautomotive 이더넷 칩셋 및 맞춤형 ASIC를 포함한 Marvell의 플래그십 실리콘 솔루션에 통합됩니다.
3nm 공정으로 전환하면 엔지니어는 신호 무결성과 성능을 유지하면서 칩과 컴퓨팅 시스템의 비용과 전력 소비를 낮출 수 있습니다.
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PCIe Gen 6 SerDes(@ 64Gb/s) |
112G XSR SerD(@ 113Gb/s) |
표제: 블루 아이 다이어그램은 PCIe Gen 3/CXL 6에 최적화된 Marvell의 3.0nm SerDes에서 전송되는 고성능 신호를 나타내고 주황색은 3G XSR에 최적화된 112nm 저지연 SerDes에서 전송되는 신호를 나타냅니다. 둘 다 업계 최초다. 눈의 수직 높이, 크기 및 상대적 대칭은 노이즈 및 비트 오류의 완화를 나타냅니다.