Cela accélérera la croissance de l'industrie de l'informatique quantique en réduisant les contraintes associées aux interconnexions, permettant ainsi une mise à l'échelle efficace des qubits/systèmes.
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La plupart des plates-formes informatiques quantiques utilisent des qubits ou des composants qui fonctionnent à des températures cryogéniques.
Le principal défi pour ces plates-formes est le manque de disponibilité de circuits de commande appropriés capables de fonctionner aux températures cryogéniques nécessaires pour gérer le fonctionnement des qubits.
Actuellement, les circuits de commande sont situés à distance des qubits et connectés par un câblage coûteux et encombrant afin d'éviter les températures extrêmes nécessaires aux qubits. La quantité de câblage requise pour tous les qubits présente un obstacle fondamental à la mise à l'échelle des ordinateurs quantiques, mis à part l'impact de la latence inhérent.
La solution évidente consiste à co-localiser l'électronique de commande avec les qubits dans le cryostat, mais cela signifie que les deux doivent être maintenus à des températures ultra-basses ; dans certaines implémentations jusqu'à près du zéro absolu.
Or, non seulement l'espace dans le cryostat est extrêmement limité, ce qui nécessite la miniaturisation des circuits de commande, mais les semi-conducteurs modernes qui composent ces puces ne sont qualifiés pour travailler que jusqu'à -40°C.
Lorsque la température est réduite près du zéro absolu, les caractéristiques de fonctionnement des transistors changent de façon marquée.
L'objectif de ce projet est essentiellement de comprendre et de modéliser ce changement de comportement, puis de concevoir un portefeuille d'IP CryoCMOS pour permettre la création de puces personnalisées pouvant s'interfacer avec les qubits à des températures cryogéniques et prendre en charge les fonctionnalités du contrôleur.
Le consortium se compose de l'écosystème complet d'entreprises pour fournir les compétences de base requises pour développer rapidement cette propriété intellectuelle cryo-tolérante. Cela serait ensuite disponible sous licence pour que les entreprises créent leurs propres puces Cryo-CMOS.
La première étape consiste à modéliser avec précision le fonctionnement des transistors à ces températures. Cela est fait par SemiWise et le groupe de recherche quantique de l'Université de Glasgow. Synopsys utilise les données générées pour affiner ses outils TCAD.
Une combinaison de mesures et de données de simulation sera utilisée par SemiWise pour recentrer le PDK de fonderie pour les températures cryogéniques et pour permettre la conception du circuit cryogénique.
La mémoire jouant un rôle clé dans l'électronique, cet aspect est géré par sureCore, qui dirige le projet et dont l'expertise pour maintenir une faible consommation d'énergie de la puce est vitale pour garantir que la chaleur perdue est réduite au minimum afin qu'elle ne chauffe pas la chambre. .
L'expertise de la chambre est fournie par Oxford Instruments qui fabrique des systèmes cryogéniques. Enfin, Universal Quantum et SEEQC représentent les besoins des utilisateurs finaux et détermineront les blocs IP que le projet devra créer pour les puces Cryo-CMOS.
Les puces de test seront caractérisées aux températures cryogéniques pour affiner et valider davantage les modèles et l'IP.