« Une grande majorité des algorithmes de calcul de périphérie, de vision par ordinateur et de contrôle industriel sont développés nativement en C++ par des développeurs ayant peu ou pas de connaissance des sous-jacents. FPGA matériel », selon la société.
Appelé SmartHLS, l'outil permet aux algorithmes C++ d'être directement traduits en code RTL (niveau de transfert de registre) optimisé FPGA.
Dans le détail, l'utilisateur implémente sa conception dans un logiciel C++ et vérifie la fonctionnalité avec des tests logiciels. Ensuite, LegUp compile le programme C++ en modules matériels Verilog équivalents aux fonctionnalités.
SmartHLS peut exécuter une co-simulation avec Modelsim pour vérifier le comportement du matériel au cycle précis et confirmer que la fonctionnalité matérielle correspond au logiciel, et il peut générer les cœurs IP matériels pour l'intégration dans des systèmes plus importants par SmartDesign. LegUp peut également exécuter la synthèse Libero sur le Verilog généré pour déterminer la zone FPGA et Fmax. En plus de PolarFire, l'outil prend en charge les FPGA SmartFusion2.
« Écrire du code logiciel C++ est plus facile pour les ingénieurs que de concevoir en RTL car le code logiciel est plus concis, avec 5 à 10 fois moins de lignes de C++ requises que RTL », a déclaré Microchip. « Le logiciel est également plus facile à comprendre et à modifier pour des améliorations ou une maintenance futures par rapport à RTL. La concision et la lisibilité du logiciel signifient moins de bogues dans la conception de votre FPGA.
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