C++ synthesis suite pro PolarFire FPGA algorithm evolutionis

"Plurimi pars oris computa, visio computatoria et algorithms industrialis imperium in C ++ per tincidunt oriundo excoluntur, cum parva vel nulla subest cognitio. FPGA hardware "secundum societatem.

Vocatur SmartHLS, instrumentum permittit C++ algorithms directe ad FPGA-optimatum RTL transferendum.

Fundatur in aperto-fonte Eclipsis evolutionis integratae ambitus et utitur C++ software code ad generandum HDL IP (lingua Hardware proprietatis intellectualis) componentis ad integrationem in inceptis Microchip's Libero SmartDesign.

In detail, instrumentum suum in C++ programmate suo consilio usoris comprobat ac functionem cum programmatibus probat. Deinde, LegUp programmata C++ componit in modulorum ferramentorum Verilogorum functione aequivalens.

SmartHLS co-simulationem cum Modelsim currere potest ad mores cycli accuratos comprobandos ferramentorum mores et ad confirmandum ferramentum functionality quod programmati congruit, et ferramenta IP coros generare potest ad integrationem in maiora systemata per SmartDesign. LegUp etiam currere potest Libero synthesin in Verilog genito ad determinandam FPGA aream et Fmax. Necnon PolarFire, instrumentum SmartFusion2 FPGAs sustinet.

"Scribere C++ programmatis facilior est ad fabrum quam in RTL designans, quod in RTL codice programmatis est brevius, cum 5-10X minus lineae C++ quam RTL requiri", Microchip dixit. "Software" etiam facilius est intelligere et mutare pro futuris melioramentis vel sustentationibus ad RTL. Software brevitatem et readability minus cimices in consilio tuo FPGA significant.

Product pagina SmartHLS adest