Toshiba dan Jepun Semikonduktor Menunjukkan Pengoptimuman Serentak Toleransi ESD dan Kecekapan Daya untuk LDMOS Voltan Tinggi untuk IC Analog Automotif

Kemas kini: 12 Jun 2021

Toshiba dan Jepun Semikonduktor Tunjukkan Pengoptimuman Serentak Toleransi ESD dan Kecekapan Daya untuk Tinggi voltan LDMOS untuk IC Analog Automotif

Jepun Semikonduktor Perbadanan

TOKYO–Toshiba Elektronik Perbadanan Peranti & Storan (“Toshiba”) dan Japan Semiconductor Corporation (“Separuh Pengalir Jepun”) telah bersama-sama menunjukkan kaedah untuk menambah baik pada masa yang sama kedua-dua kebolehpercayaan dan prestasi voltan tinggi Laterally Double Diffused MOS (LDMOS), komponen teras IC analog yang digunakan dalam pelbagai aplikasi automotif, seperti pemacu kawalan motor. Seiring dengan perkembangan elektrifikasi kenderaan, termasuk penggunaan sistem bantuan pemandu lanjutan (ADAS) yang lebih meluas, Toshiba dan Japan Semiconductor akan dapat menawarkan reka bentuk sel LDMOS yang dipertingkatkan berdasarkan voltan yang dikehendaki.

Perincian pencapaian dilaporkan di Simposium Antarabangsa mengenai Peranti Semikonduktor dan IC 2021 (ISPSD 2021) yang ditaja oleh IEEE, yang diadakan secara dalam talian.

Terdapat pertukaran dalam reka bentuk LDMOS antara kebolehpercayaan dan prestasi. Telah diketahui bahawa toleransi pelepasan elektrostatik (ESD), seperti yang diukur menggunakan model tubuh manusia (HBM), ditingkatkan dengan meningkatkan nisbah backgate*1 untuk menekan tindakan bipolar parasit lateral*2, yang menurunkan toleransi HBM. Walau bagaimanapun, meningkatkan nisbah backgate juga meningkatkan on-resistance, yang menurunkan prestasi. Sehingga kini, pereka LDMOS perlu mengimbangi toleransi HBM berbanding rintangan yang lebih tinggi.

Toshiba dan Japan Semiconductor menilai toleransi HBM dalam LDMOS dan mendapati tidak ada kenaikan di atas 80V, walaupun nisbah backgate dinaikkan. Dalam simulasi TDAD 2D, mereka mendapati bahawa ini disebabkan oleh penampilan tindakan bipolar parasit menegak di samping tindakan bipolar parasit lateral, fenomena yang akan memberi kebebasan lebih besar kepada pereka ketika menetapkan parameter untuk nisbah HBM dan backgate.

Menggunakan penemuan ini bersama-sama dengan a teknologi dibangunkan oleh Toshiba Corporation yang mengoptimumkan parameter reka bentuk sel selain daripada nisbah pintu belakang*3, Toshiba dan Japan Semiconductor mencadangkan kaedah untuk meningkatkan toleransi HBM dan menekan rintangan pada 80V dan LDMOS yang lebih tinggi, yang mempunyai toleransi HBM dan tidak bergantung pada nisbah backgate. Ini dapat meliputi peranti yang digunakan dalam mesin, kemudi dan sistem automotif lain, dan akan menyumbang kepada peningkatan kebolehpercayaan dan kecekapan kuasa.

Toshiba mempunyai rangkaian LDMOS pelbagai voltan untuk pelbagai aplikasi, dan sedang mengembangkan teknologi proses generasi kelima yang akan mengintegrasikan memori tidak mudah terbenam (eNVM) dan IC analog voltan tinggi.

Toshiba Electronic Devices & Storage Corporation dan Japan Semiconductor Corporation komited untuk proses R&D semikonduktor yang menyumbang kepada penggunaan kuasa rendah dan kebolehpercayaan yang tinggi.

Hubungan antara toleransi HBM dan nisbah backgate (keputusan ujian Toshiba)

Perbezaan tindakan bipolar parasit yang menjalani ujian HBM dalam voltan rendah dan tinggi LDMOS (hasil ujian Toshiba)

Dalam LDMOS voltan rendah, tindakan bipolar parasit lateral adalah dominan.
Dalam LDMOS voltan tinggi, tindakan bipolar parasit menegak adalah dominan.

Nota

[1] Nisbah backgate: Toshiba LDMOS mempunyai sumber bergantian dan backgate sepanjang lebarnya. Nisbah backgate merujuk kepada lebar keseluruhan pintu belakang berbanding dengan sumber dan pintu belakang.
[2] Tindakan bipolar parasit: Fenomena yang diperhatikan semasa ujian HBM; apabila voltan positif digunakan pada longkang LDMOS, pengionan hentakan berlaku di persimpangan PN. Saliran / badan / sumber berfungsi sebagai pengumpul / asas / pemancar bipolar parasit Transistor, dan arus pengumpul. Arus pemungut tertumpu pada permukaan Si dan suhu kisi meningkat, mengakibatkan kerosakan peranti.
[3] Perincian teknologi dilaporkan pada ISPSD 2017. (Tajuk: “Pengoptimuman ketahanan HBM sepenuhnya Nch-LDMOS terpencil untuk voltan input negatif menggunakan parameter indeks unik.”)

 

Pertanyaan Pelanggan:

* Nama syarikat, nama produk, dan nama perkhidmatan mungkin merupakan tanda dagang syarikat masing-masing.
* Maklumat dalam dokumen ini, termasuk harga dan spesifikasi produk, kandungan perkhidmatan dan maklumat hubungan, terkini pada tarikh pengumuman tetapi dapat berubah tanpa pemberitahuan sebelumnya.