Toshiba e Japão Semicondutores Demonstrar Otimização Simultânea de Tolerância ESD e Eficiência Energética para Alta Voltagem LDMOS para CIs analógicos automotivos
Japão Semicondutores Corporação
TÓQUIO – Toshiba Eletrônico A Devices & Storage Corporation (“Toshiba”) e a Japan Semiconductor Corporation (“Japan Semiconductor”) demonstraram juntas um método para melhorar ao mesmo tempo a confiabilidade e o desempenho de MOS de difusão lateral dupla (LDMOS) de alta tensão, componentes principais de CIs analógicos usados em uma ampla gama de aplicações automotivas, como drivers de controle de motores. À medida que a eletrificação dos veículos avança, incluindo a implantação mais ampla de sistemas avançados de assistência ao condutor (ADAS), a Toshiba e a Japan Semiconductor serão capazes de oferecer um design melhorado de células LDMOS com base nas tensões desejadas.
Os detalhes da conquista foram relatados no Simpósio Internacional sobre Dispositivos Semicondutores de Energia e ICs 2021 (ISPSD 2021) patrocinado pelo IEEE, realizado online.
Houve uma compensação no design do LDMOS entre confiabilidade e desempenho. Sabe-se que a tolerância de descarga eletrostática (ESD), medida usando o modelo do corpo humano (HBM), é melhorada com o aumento da razão de backgate*1 para suprimir a ação bipolar parasitária lateral*2, que degrada a tolerância de HBM. No entanto, aumentar a taxa de backgate também aumenta a resistência, o que degrada o desempenho. Até agora, os projetistas do LDMOS precisavam equilibrar a tolerância do HBM com a maior resistência a.
A Toshiba e a Japan Semiconductor avaliaram a tolerância de HBM em LDMOS e não encontraram aumento acima de 80 V, mesmo se a proporção de backgate foi aumentada. Em uma simulação TCAD 2D, eles descobriram que isso se deve ao surgimento da ação bipolar parasitária vertical ao lado da ação bipolar parasitária lateral, um fenômeno que dará aos projetistas maior liberdade ao definir parâmetros para HBM e a razão de backgate.
Usando esta descoberta em conjunto com um tecnologia desenvolvido pela Toshiba Corporation que otimiza parâmetros de design de células além da relação backgate*3, Toshiba e Japan Semiconductor propõem um método para melhorar a tolerância de HBM e suprimir a resistência em 80 V e LDMOS superiores, que têm tolerância de HBM e nenhuma dependência da proporção de backgate. Isso pode abranger dispositivos usados em motores, direção e outros sistemas automotivos e contribuirá para aumentar a confiabilidade e a eficiência energética.
A Toshiba possui uma ampla linha de LDMOS de várias tensões para várias aplicações e está desenvolvendo a tecnologia de processo de quinta geração que integrará memória não volátil incorporada (eNVM) e CIs analógicos de alta tensão.
A Toshiba Electronic Devices & Storage Corporation e a Japan Semiconductor Corporation estão comprometidas com a P&D de processos de semicondutores que contribuem para o baixo consumo de energia e alta confiabilidade.
Relação entre a tolerância de HBM e a proporção de backgate (resultados de teste da Toshiba)
Diferença de ação bipolar parasitária submetida ao teste de HBM em LDMOS de baixa e alta voltagem (resultados do teste da Toshiba)
Em LDMOS de baixa voltagem, a ação bipolar parasitária lateral é dominante.
Em LDMOS de alta voltagem, a ação bipolar parasitária vertical é dominante.
Notas
[1] Relação de backgate: Toshiba LDMOS tem fontes e fundos alternados ao longo de sua largura. A proporção de backgate refere-se à largura geral dos fundos em comparação com as fontes e fundos.
[2] Ação bipolar parasitária: Um fenômeno observado durante os testes de HBM; quando a tensão positiva é aplicada ao dreno LDMOS, ocorre ionização por impacto na junção PN. O dreno / corpo / fonte funciona como um coletor / base / emissor do parasita bipolar Transistor, e fluxos de corrente do coletor. A corrente do coletor se concentra na superfície de Si e a temperatura da rede aumenta, resultando na destruição do dispositivo.
[3] Os detalhes da tecnologia foram relatados no ISPSD 2017. (Título: "Otimização da robustez HBM de Nch-LDMOS totalmente isolado para tensão de entrada negativa usando parâmetro de índice exclusivo.")
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