Toshiba et le Japon Semi-conducteurs Démontrer l'optimisation simultanée de la tolérance ESD et de l'efficacité énergétique pour Tension LDMOS pour circuits intégrés analogiques automobiles
Japon Semi-conducteurs Corporation
TOKYO-Toshiba Electronique Devices & Storage Corporation (« Toshiba ») et Japan Semiconductor Corporation (« Japan Semiconductor ») ont démontré ensemble une méthode permettant d'améliorer simultanément la fiabilité et les performances des MOS haute tension à double diffusion latérale (LDMOS), composants centraux de CI analogiques utilisés dans une large gamme d'applications automobiles, telles que les pilotes de commande de moteur. À mesure que l'électrification des véhicules progresse, y compris le déploiement plus large de systèmes avancés d'aide à la conduite (ADAS), Toshiba et Japan Semiconductor seront en mesure de proposer une conception de cellule LDMOS améliorée basée sur les tensions souhaitées.
Les détails de la réalisation ont été rapportés lors du Symposium international parrainé par l'IEEE sur les dispositifs et circuits intégrés à semi-conducteurs de puissance 2021 (ISPSD 2021), qui s'est tenu en ligne.
Il y a eu un compromis dans la conception LDMOS entre la fiabilité et les performances. Il est connu que la tolérance aux décharges électrostatiques (ESD), telle que mesurée à l'aide du modèle du corps humain (HBM), est améliorée en augmentant le rapport de porte arrière*1 pour supprimer l'action bipolaire parasite latérale*2, ce qui dégrade la tolérance HBM. Cependant, l'augmentation du rapport de porte arrière augmente également la résistance à l'état passant, ce qui dégrade les performances. Jusqu'à présent, les concepteurs de LDMOS devaient équilibrer la tolérance HBM avec une résistance à l'état passant plus élevée.
Toshiba et Japan Semiconductor ont évalué la tolérance HBM dans LDMOS et n'ont trouvé aucune augmentation au-dessus de 80 V, même si le rapport de porte arrière était augmenté. Dans une simulation TCAD 2D, ils ont découvert que cela était dû à l'apparition d'une action bipolaire parasite verticale aux côtés d'une action bipolaire parasite latérale, un phénomène qui donnera aux concepteurs une plus grande liberté lors de la définition des paramètres pour HBM et le rapport de porte arrière.
En utilisant cette découverte en conjonction avec un sans souci développé par Toshiba Corporation qui optimise les paramètres de conception des cellules autres que le rapport de porte arrière*3, Toshiba et Japan Semiconductor proposent une méthode pour améliorer la tolérance HBM et supprimer la résistance à l'état passant dans les LDMOS 80V et supérieurs, qui ont une tolérance HBM et ne dépendent pas du rapport de backgate. Cela peut couvrir les dispositifs utilisés dans les moteurs, la direction et d'autres systèmes automobiles, et contribuera à améliorer la fiabilité et l'efficacité énergétique.
Toshiba propose une large gamme de LDMOS de différentes tensions pour diverses applications et développe une technologie de processus de cinquième génération qui intégrera une mémoire non volatile intégrée (eNVM) et des circuits intégrés analogiques haute tension.
Toshiba Electronic Devices & Storage Corporation et Japan Semiconductor Corporation se sont engagés dans la R&D sur les procédés de semi-conducteurs qui contribuent à une faible consommation d'énergie et à une fiabilité élevée.
Relation entre la tolérance HBM et le ratio backgate (résultats des tests de Toshiba)
Différence de l'action bipolaire parasite soumise aux tests HBM dans les LDMOS basse tension et haute tension (résultats des tests de Toshiba)
Dans le LDMOS basse tension, l'action bipolaire parasite latérale est dominante.
Dans le LDMOS haute tension, l'action bipolaire parasite verticale est dominante.
Notes
[1] Ratio de backgate : les LDMOS de Toshiba ont des sources et des backgates alternés sur toute leur largeur. Le ratio de backgate fait référence à la largeur globale des backgates par rapport à celle des sources et des backgates.
[2] Action bipolaire parasitaire : Phénomène observé lors des tests HBM ; lorsqu'une tension positive est appliquée au drain LDMOS, une ionisation par impact se produit à la jonction PN. Le drain/corps/source fonctionne comme collecteur/base/émetteur du parasite bipolaire Transistor, et le courant de collecteur circule. Le courant du collecteur se concentre à la surface du Si et la température du réseau augmente, entraînant la destruction du dispositif.
[3] Les détails de la technologie ont été rapportés à l'ISPSD 2017. (Titre : « Optimisation de la robustesse HBM du Nch-LDMOS entièrement isolé pour une tension d'entrée négative à l'aide d'un paramètre d'index unique. »)
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