Các vi mạch hiện đại rất phức tạp. Trung bình một chip máy tính để bàn, tính đến năm 2015, có hơn 1 tỷ bóng bán dẫn. Các quy tắc cho những gì có thể và không thể được sản xuất cũng vô cùng phức tạp. Chung IC quy trình của năm 2015 có hơn 500 quy tắc. Hơn nữa, vì bản thân quá trình sản xuất không hoàn toàn có thể dự đoán được, các nhà thiết kế phải tính đến bản chất thống kê của nó. Sự phức tạp của thiết kế vi mạch hiện đại, cũng như áp lực của thị trường để sản xuất các thiết kế nhanh chóng, đã dẫn đến việc sử dụng rộng rãi các công cụ thiết kế tự động trong quá trình thiết kế vi mạch. Tóm lại, thiết kế một vi mạch sử dụng phần mềm EDA là thiết kế, kiểm tra và xác minh các hướng dẫn mà vi mạch đó thực hiện.
Cadence Design Systems, Inc đã công bố việc cung cấp Cadence Cerebrus Intelligent Chip Explorer, một công cụ dựa trên máy học (ML) mới để tự động hóa và mở rộng quy mô thiết kế chip kỹ thuật số, cho phép khách hàng đạt được các mục tiêu thiết kế chip khắt khe một cách hiệu quả. Sự kết hợp giữa Cerebrus và luồng Cadence RTL to-signoff cung cấp cho các nhà thiết kế chip tiên tiến, nhóm CAD và nhà phát triển IP khả năng cải thiện năng suất kỹ thuật lên đến 10 lần so với cách tiếp cận thủ công đồng thời nhận ra công suất, hiệu suất và diện tích tốt hơn tới 20% (PPA).
Với việc bổ sung Cerebrus vào danh mục sản phẩm kỹ thuật số rộng lớn hơn, Cadence cung cấp toàn bộ quy trình kỹ thuật số hỗ trợ ML tiên tiến nhất trong ngành, từ tổng hợp thông qua triển khai và ký kết. Công cụ mới được hỗ trợ đám mây trên Amazon Web Services (AWS) và các công cụ hàng đầu khác nền tảng đám mây và sử dụng các tài nguyên máy tính có khả năng mở rộng cao để đáp ứng nhanh chóng các yêu cầu thiết kế trên nhiều thị trường bao gồm người tiêu dùng, điện toán siêu tỷ lệ, truyền thông 5G, ô tô và di động.
Phóng viên của ELE Times, Mayank Vashisht đã nói chuyện với Venkat Thanvantri, Phó Chủ tịch Nghiên cứu & Phát triển, AI / ML cho Digital và Signoff, Cadence về cách các quy trình tự động có thể hữu ích trong chu trình thiết kế chip và cách chúng trực tiếp mang lại lợi ích cho các nhà thiết kế. Chúng tôi cũng đã nói về cú ace mới nhất của Cadence trong hố 'Cerebrus'.
Trích đoạn:
ELE Times: Làm thế nào ML có thể cung cấp phương tiện để rút ngắn chu kỳ thiết kế chip, tạo ra mối quan hệ tích hợp hơn giữa phần cứng và ML, với mỗi tiến bộ thúc đẩy khác?
Nhịp: Để bật Semiconductor để tiếp tục phát triển, quy trình thiết kế chip phải trở nên hiệu quả hơn. Với sự sẵn có của điện toán phân tán, hỗ trợ đám mây, khổng lồ và những tiến bộ trong học máy, cuộc cách mạng tự động hóa thiết kế chip tiếp theo hiện có thể thực hiện được.
ELE Times: Cerebrus khác biệt như thế nào với các công cụ ML khác để thiết kế vì Google cũng đã giới thiệu ML như một công cụ trong thiết kế chip (Reinforcement Learning Model).
Nhịp: Cadence Cerebrus Intelligent Chip Explorer sử dụng cả công nghệ máy tính và máy học phân tán để cung cấp năng lượng, hiệu suất và diện tích (PPA) tốt hơn nhanh chóng hơn. Cerebrus dựa trên dòng chảy đầy đủ kỹ thuật số Cadence hàng đầu trong ngành. Các nhóm kỹ sư hiện có thể mở rộng quy mô và trở nên hiệu quả hơn bằng cách sử dụng công cụ học tập tăng cường Cerebrus để đáp ứng những thách thức của các thiết kế hệ thống trên chip (SoC) ngày càng lớn và phức tạp hơn. Điểm khác biệt chính ở đây là Cerebrus giải quyết việc học máy trên toàn bộ quy trình kỹ thuật số, thay vì chỉ một phần của quy trình.
ELE Times: 'Cerebrus' mang lại lợi ích gì cho các kỹ sư thiết kế?
Nhịp: Mặc dù thiết kế công nghệ đã trở nên phức tạp hơn nhiều trong nhiều thập kỷ, quy trình thiết kế chip cơ bản vẫn được giữ nguyên. Một trong những thách thức thiết kế lớn nhất hiện nay là thiếu kỹ sư thiết kế và triển khai có tay nghề cao. Đội ngũ hiện tại đang bị quá tải, điều này ảnh hưởng đến khả năng đưa sản phẩm mới ra thị trường của các công ty. Thực tế là các con chip trong tương lai phải được sản xuất nhanh hơn và tự động hóa nhiều hơn.
May mắn thay, trong vài năm qua, một số công nghệ quan trọng đã có sẵn sẽ tạo ra bước tiến lớn tiếp theo trong năng suất thiết kế chip: Các nhóm kỹ sư hiện có quyền truy cập vào sức mạnh tính toán khổng lồ, tại chỗ hoặc sử dụng tài nguyên đám mây và học máy có đã đạt được tiến bộ đáng kể, và hiện đã sẵn sàng và sẵn sàng cho các mục đích tự động hóa thiết kế điện tử. Cả hai công nghệ này đã kích hoạt cuộc cách mạng tiếp theo trong thiết kế chip — tối ưu hóa luồng tự động, dựa trên máy học, đó là nơi Cerebrus xuất hiện.
Bằng cách sử dụng công nghệ tối ưu hóa toàn bộ luồng RTL-to-GDS hoàn toàn tự động, điều khiển bằng máy học, Cerebrus có thể mang lại kết quả Công suất, Hiệu suất và Diện tích (PPA) tốt hơn nhanh hơn so với luồng được điều chỉnh thủ công, do đó cải thiện năng suất của nhóm kỹ thuật.
ELE Times: Quy trình Thiết kế Kỹ thuật số có thể là một phương pháp giải quyết vấn đề dựa trên các kết quả nhận thức và chiến lược mà nó mang lại. Vui lòng Bình luận về Tuyên bố từ quan điểm của bạn và về các dịch vụ do Cerebrus cung cấp.
Nhịp: Việc triển khai thiết kế kỹ thuật số phụ thuộc khá nhiều vào kiến thức và chuyên môn của các nhà thiết kế, và chất lượng kết quả khác nhau rất nhiều giữa các nhà thiết kế hoặc nhóm và các phương pháp và quy trình mà họ tuân theo. Sử dụng quy trình triển khai dựa trên Cerebrus, các công ty thiết kế có thể tận dụng công nghệ ML để mở rộng quy mô hoạt động của họ nhằm thiết kế nhiều mạch hiệu quả hơn, mang lại năng suất cao hơn cho các nhóm thiết kế.
ELE Times: Suy nghĩ của bạn về Tương lai của các Công cụ EDA nâng cao ML?
Nhịp: ML có thể mang lại những lợi ích to lớn cho tự động hóa thiết kế điện tử (EDA). ML cho phép các công cụ EDA trở nên hiệu quả và có thể mở rộng khi kích thước và độ phức tạp của thiết kế ngày càng tăng. Chúng tôi vẫn đang trong giai đoạn đầu của việc áp dụng các công nghệ ML vào ngành công nghiệp và công cụ EDA. Giống như ô tô ngành công nghiệp đang theo hướng tự lái, các công cụ EDA sử dụng công nghệ ML sẽ trở nên dễ sử dụng hơn nhiều và “tự lái” hướng tới các giải pháp tốt nhất. Sự nhấn mạnh ở đây là hướng giải pháp theo hướng các quyết định hoặc hành động có khả năng tạo ra kết quả thuận lợi hơn (thường được đo bằng công suất, hiệu suất và diện tích tốt hơn hoặc PPA), nơi công nghệ nhanh chóng tìm ra các giải pháp mà các kỹ sư con người có thể không thử khám phá.
Mayank Vashisht | Trình chỉnh sửa phụ | ELE Times