Die Anritsu Company wird am Mittwoch, dem 18. August, während der DesignCon, der führenden Konferenz für Hochgeschwindigkeitskommunikation und Systemdesign, eine Reihe von Anritsu Test Talks veranstalten. Der ganztägige Schulungs- und Live-Demonstration bietet Chipsatz-, Board- und Systemdesign-Ingenieuren Einblicke in aufkommende Hochgeschwindigkeitstechnologien, einschließlich PCIe 5.0 und 6.0, sowie effektive Testprozesse, um die Designleistung sicherzustellen.
Alle Sitzungen finden im Raum 210F des San Jose McEnery Convention Centers statt. Erfahrene Ingenieure mit Fachwissen in den jeweiligen Technologien werden jede Sitzung leiten, die von Anritsu, einem DesignCon Diamond Sponsor, durchgeführt wird.
Sieben Schulungen und Demonstrationen
Am Mittwoch, 9. August, werden von 00:5 bis 00:18 Uhr sieben Anritsu Test Talks durchgeführt. Die Sitzungen dauern 40-60 Minuten. Zusammenfassungen der Testgespräche sind:
Bedeutung der sequentiellen Peeling-Extraktion und De-Embedding beim Design von PCBs
Uhrzeit: 9: 00 Uhr - 9: 40 Uhr
Abstract: Ingenieure, die differenzielle Bauelemente, insbesondere Leiterplatten (PCBs), entwerfen und testen, verlassen sich auf Vektornetzwerkanalysatoren (VNAs), um die Designzyklen zu verkürzen und die Markteinführungszeit zu verkürzen. Da sich Designs auf höhere Frequenzen ausdehnen und der Platz auf der Platine knapp wird, gewinnen spezifische VNA-Tools und Testtechniken an Bedeutung. Die Teilnehmer lernen diese Ansätze kennen, einschließlich sequenzieller Peeling-Extraktion und De-Embedding.
Open House für PCIe 5.0 RX LEQ Test-Live-Demo
Uhrzeit: 10:00 – 11:00 Uhr (Teilnehmer können jederzeit während der Stunde besuchen)
Abstract: Es werden Live-PCIe 5.0 LEQ-Tests mit einem echten Gerät der Generation 5 (G5) im Test (DUT) durchgeführt. Besucher erleben das Testverfahren des G5 LEQ-Tests mit dem Anritsu Signal Quality Analyzer-R MP1900A.
PAM4 BER- und JTOL-Testlösung für PCIe 6.0 und höher
Uhrzeit: 11: 05 Uhr - 11: 45 Uhr
Abstract: Diese Sitzung bietet einen Überblick über 32 Gbaud und höher, PAM4 BER-Test und Jitter-Toleranz (JTOL)-Messungen. Es umfasst auch Forward Error Correction (FEC) und Burst-Fehleranalyse. Ingenieure, die sich mit PCIe 6.0- oder 400GE/800GE-Anwendungen befassen, werden diese Sitzung sehr informativ finden.
Live-Demo von PAM4 BERT und JTOL, FEC und Burst Error Analysis
Uhrzeit: 12: 00 pm - 12: 45 pm
Abstract: Die Teilnehmer werden eine Live-Demonstration des PAM4-JTOL-Tests und der FEC-Burst-Fehleranalyse mit dem MP1900A sehen. Die Demo zeigt:
- PAM4 BERT Produktübersicht und Funktionen
- PAM4 BER- und Jitter-Toleranz-Test
- FEC-Burst-Fehlererfassung und -analyse
Testlösungen für die Automobilindustrie
Uhrzeit: 2: 00 pm - 2: 40 pm
Abstract: Diese Sitzung bietet einen Überblick über die Testlösungen von Anritsu für die Automobilindustrie. Zu den zu diskutierenden Technologien und Anwendungen gehören 5G/Mobilfunk, Infotainment/Konnektivität/Bluetooth® /WLAN, ADAS, RADAR, C-V2X und PCIe.
USB-Typ-C-Standard-PHY-Tests. Was ist gleich und was ist anders?
Uhrzeit: 3: 00 pm - 3: 40 pm
Abstract: USB4 und DisplayPort haben Intels Thunderbolt PHY-Spezifikation als „Baustein“ auf der physikalischen Ebene übernommen. In dieser Sitzung werden die Ähnlichkeiten und Unterschiede zwischen diesen Standards in Bezug auf Konformitätstestspezifikationen (CTS) und Testmethoden erörtert.
PCIe 5.0-Empfänger LEQ-Konformitätstest
Uhrzeit: 4: 00 pm - 5: 00 pm
Abstract: Die Teilnehmer des abschließenden Anritsu Test Talk lernen die Methoden kennen, um neue Herausforderungen für Test- und Messempfänger für PCIe 5.0 bei 32.0 GT/s zu lösen. Zu behandelnde Themen sind:
- PCI-SIG0-Compliance-Programm
- Herausforderungen und neueste Richtlinien zum Testen von 32 GT/s-Empfängern
- Nuancen der 32 GT/s gestressten Augenkalibrierung und Umgang mit verlustreichen Rückkanälen mit Entzerrung
- Validierungsherausforderungen mit einer Empfängerlösung lösen
Die Schulungssitzungen sind kostenlos und stehen allen DesignCon-Teilnehmern offen.
Für weitere Informationen besuchen Sie www.anritsu.com
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