A Anritsu Company sediará uma série de Anritsu Test Talks na quarta-feira, 18 de agosto, durante o DesignCon, a principal conferência de design de sistemas e comunicações de alta velocidade. O dia inteiro de educação e demonstrações ao vivo proporcionará aos engenheiros de chipset, placa e design de sistema insights sobre tecnologias emergentes de alta velocidade, incluindo PCIe 5.0 e 6.0, e processos de teste eficazes para garantir o desempenho do design.
Todas as sessões serão realizadas na sala 210F do San Jose McEnery Convention Center. Engenheiros experientes com conhecimento nas respectivas tecnologias conduzirão cada sessão conduzida pela Anritsu, um patrocinador do DesignCon Diamond.
Sete Sessões e Demonstrações Educacionais
Sete Test Talks Anritsu serão realizados das 9h00 às 5h00 na quarta-feira, 18 de agosto. As sessões variam de 40-60 minutos. As sinopses dos Test Talks são:
Importância da extração e desincorporação sequencial ao projetar PCBs
Tempo: 9: 00 am - 9: 40 am
Abstrato: Os engenheiros que projetam e testam dispositivos diferenciais, particularmente placas de circuito impresso (PCBs), contam com analisadores de rede vetorial (VNAs) para encurtar os ciclos de projeto e acelerar o tempo de colocação no mercado. À medida que os projetos se estendem para frequências mais altas e o espaço da placa é escasso, as ferramentas específicas de VNA e as técnicas de teste ganham importância. Os participantes aprenderão sobre essas abordagens, incluindo extração de peeling sequencial e desencaixe.
Open House para PCIe 5.0 RX LEQ Test Live Demo
Tempo: 10h00 - 11h00 (os participantes podem visitar a qualquer hora durante o horário)
Abstrato: Serão realizados testes Live PCIe 5.0 LEQ usando um dispositivo real Geração 5 (G5) em teste (DUT). Os visitantes experimentarão o procedimento de teste do teste G5 LEQ usando o Anritsu Signal Quality Analyzer-R MP1900A.
Solução de teste PAM4 BER e JTOL para PCIe 6.0 e posterior
Tempo: 11: 05 am - 11: 45 am
Abstrato: Esta sessão fornecerá uma visão geral de 32 Gbaud e acima, teste PAM4 BER e medições de tolerância de jitter (JTOL). Também incluirá correção de erros de avanço (FEC) e análise de erros de explosão. Os engenheiros envolvidos em aplicações PCIe 6.0 ou 400GE / 800GE acharão esta sessão altamente informativa.
Demonstração ao vivo de PAM4 BERT e JTOL, FEC e Análise de Burst Error
Tempo: 12: 00 pm - 12: 45 pm
Abstrato: Os participantes verão uma demonstração ao vivo do teste PAM4 JTOL e da análise de erro de explosão FEC usando o MP1900A. A demonstração mostrará:
- Visão geral e recursos do produto PAM4 BERT
- Teste de tolerância de PAM4 BER e Jitter
- Captura e análise de erro de estouro de FEC
Soluções de teste automotivo
Tempo: 2: 00 pm - 2: 40 pm
Abstrato: Esta sessão fornecerá uma visão geral das soluções de teste da Anritsu para automóveis. Entre as tecnologias e aplicações a serem discutidas estão 5G / celular, infotainment / conectividade / Bluetooth® / WLAN, ADAS, RADAR, C-V2X e PCIe.
Teste de PHY padrão de USB tipo C. O que é igual e o que é diferente?
Tempo: 3: 00 pm - 3: 40 pm
Abstrato: USB4 e DisplayPort adotaram a especificação Thunderbolt PHY da Intel como um “bloco de construção” na camada física. Esta sessão discutirá as semelhanças e diferenças entre esses padrões relacionados às especificações de teste de conformidade (CTS) e metodologias de teste.
Teste de conformidade do receptor LEQ PCIe 5.0
Tempo: 4: 00 pm - 5: 00 pm
Abstrato: Os participantes da palestra de teste Anritsu final aprenderão sobre os métodos para resolver novos desafios de receptor de teste e medição para PCIe 5.0 a 32.0 GT / s. Os tópicos a serem cobertos incluem:
- Programa de conformidade PCI-SIG0
- Desafios e diretrizes mais recentes em testes de receptor de 32 GT / s
- Nuances da calibração do olho estressado de 32 GT / s e manuseio de backchannels de alta perda com equalização
- Resolvendo desafios de validação com uma solução de receptor
As sessões educacionais são gratuitas e abertas a todos os participantes do DesignCon.
Para mais informações, visite www.anritsu.com
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