GUC công bố IP giao diện GLink-3D Die-on-Die

Global Unichip (GUC), một nhà phát triển ASIC, đã công bố IP giao diện cố định GLink-3D sử dụng quy trình N5 và N6 của TSMC và bao bì nâng cao 3DFabric công nghệ cho AI, HPC và các ứng dụng mạng.

Với AI, HPC và nhu cầu bộ nhớ mạng ngày càng tăng, nhu cầu phân rã SRAM / Logic cho phép thực hiện SRAM và Logic riêng biệt tại các nút quy trình hiệu quả nhất.

Các lớp của khuôn CPU và SRAM (Bộ nhớ đệm cấp cuối, bộ đệm gói) có thể được lắp ráp qua và dưới các khuôn kết nối / IO bằng cách sử dụng công nghệ đóng gói 3DF Fabric của TSMC và SRAM có thể mở rộng và các ứng dụng tính toán mô-đun này có thể được kích hoạt bởi GUC GLink-3D băng thông cao, độ trễ thấp , công suất thấp và giao diện điểm-đa điểm giữa các khuôn xếp chồng 3D.

Do đó, CPU, SRAM, Interconnect và I / Os (SerDes, HBM, DDR) có thể được triển khai trong các nút quy trình hiệu quả hơn, trong khi các tổ hợp khuôn khác nhau có thể được lắp ráp để giải quyết các phân khúc thị trường khác nhau. Tại thời điểm khởi động, SRAM đã lắp ráp và các khuôn CPU được xác định, các ID khuôn duy nhất được phân phối, không gian bộ nhớ khả dụng và tài nguyên máy tính được xác định và giao diện GLink-3D điểm-đa điểm cho các khuôn xếp chồng được kích hoạt.

Sử dụng công nghệ nền tảng 3DFnai SoIC của TSMC, hiện có thể kết nối hiệu quả hơn và GLink-3D đã có thể đạt được mật độ băng thông / diện tích cao hơn sáu lần, độ trễ thấp hơn sáu lần và tiêu thụ điện năng thấp hơn hai lần so với giao diện 2.5D tốt nhất trong phân khúc GLink-2.0 (nó đã được ghi vào tháng 2020 năm 3). Một số ngăn xếp khuôn 2.5D có thể được lắp ráp bằng CoWoS và InFO_oS, được kết nối với nhau bằng liên kết GLink-XNUMXD và kết hợp với bộ nhớ HBM.

“GLink-3D là sự bổ sung mới cho danh mục đầu tư phong phú gồm các IP HBM2E / 3 PHY / Bộ điều khiển tốt nhất và đã được chứng minh bằng silicon và GLink-2.5D. CoWoS, InFO_oS, chuyên môn 3DIC, thiết kế gói, mô phỏng điện và nhiệt, DFT và thử nghiệm sản xuất dưới một mái nhà GUC cung cấp cho khách hàng ASIC của chúng tôi chu kỳ thiết kế nhanh chóng, nhanh chóng đưa vào sản xuất và tăng cường sản xuất. ” Tiến sĩ Ken Chen, chủ tịch của GUC giải thích.

“Công nghệ xếp chồng khuôn 3D sẽ bắt đầu một cuộc cách mạng trong cách chúng tôi thiết kế HPC, AI và Bộ xử lý mạng. Giao diện die-to-die không bị giới hạn nữa ở ranh giới die, nó có thể được định vị chính xác ở nơi bộ xử lý cần kết nối với SRAM và các CPU bổ sung.

“3DFnai và GLink-3D mở đường cho các bộ xử lý của tương lai, kết hợp sức mạnh xử lý khổng lồ và có thể mở rộng với băng thông lớn, băng thông cao và bộ nhớ độ trễ thấp, khi mọi thành phần được triển khai bằng cách sử dụng nút quy trình hiệu quả nhất.” thêm Igor Elkanovich, CTO của GUC.