Die Modelle von Imperas für SiFive-Prozessor-IP sind eine anweisungsgenaue Darstellung des Programmierers mit voller Funktionalität, einschließlich Benutzer-, Privileged-, System- und Debug-Modi sowie Konfigurationsoptionen für Risiko-V Vektorerweiterungen und benutzerdefinierte Anweisungen.
„Die Modelle liefern die Simulation von 100 bis 1,000 Mips auf einem bescheiden konfigurierten Host-PC“, so Imperas. „Beispielsweise bootet das virtuelle Plattformmodell des Freedom U540 SoC mit fünf CPU-Kernen SMP Linux in weniger als 10 Sekunden.“
Die Modelle sind mit den Debug- und Analysetools von Imperas gekoppelt, die Multi-Core-Designaufgaben unterstützen, einschließlich OS-Portierung und Abstraktionen für die Anwendungsentwicklung.
Darüber hinaus kann der Simulator des Unternehmens mit proprietärem Code-Morphing in andere EDA-Umgebungen wie SystemC, SystemVerilog und Simulationsemulationstools von Cadence, Siemens und Synopsys sowie in das Cloud-basierte Angebot von Metrics Technologies integriert werden.
„Die Designfreiheiten von Risc-V und Vektorerweiterungen verändern die traditionellen Grenzen zwischen den Software- und Hardwarephasen der SoC-Entwicklung“, sagte Chris Jones, Vice President Product Marketing bei SiFive. „Die Imperas-Modelle helfen Entwicklern bei der Erkundung der SoC-Architektur über die volle Flexibilität des SiFive Core IP-Portfolios und unterstützen die frühe Softwareentwicklung, die ein entscheidender Faktor bei der Validierung neuer KI-Lösungen ist.“
„Das SiFive Core IP-Portfolio deckt das Spektrum der Risc-V ISA ab, von eingebetteten Controllern bis hin zu Multiprozessoren, die SMP Linux unterstützen, sowie die neuesten vektorbasierten Beschleuniger“, sagte Simon Davidmann, CEO von Imperas. „Das sind die Ansatzpunkte für die nächste Generation domänenspezifischer Geräte über nahezu alle Marktsegmente und Anwendungen hinweg.“
Die SiFive-Produktseite von Imperas ist da
Vertriebs- und Support-Deal
Imperas hat auch einen mehrjährigen Vertriebs- und Supportvertrag mit Valtrix Systems, dem Anbieter der Sting-Verifikationsumgebung und des Testgenerators, abgeschlossen.
Sting wird jetzt vorintegriert mit dem Risc-V-Referenzmodell von Imperas erhältlich sein. Die kombinierte Lösung deckt die vollständige Risc-V-Spezifikation für Benutzer-, Berechtigungs- und Debug-Modi ab, einschließlich aller ratifizierten Standarderweiterungen, und die nahezu ratifizierten (stabilen, besagten Imperas) Spezifikationen für Bitmanipulation, Krypto (Scala), DSP, Hypervisor und Vektoren.
Die Kombination ist auch aufrüstbar, um benutzerdefinierte Anweisungen und Erweiterungen zu unterstützen.