Imperas' exempla pro processus SiFive IP sunt instructio accurate programmatoris repraesentatio cum plena functione inter user, privilegiatas, systema et modos debug, plus optiones conformationis pro RISC-V vector extensiones et consuetudo instructiones.
"Exempla" simulationem 100s ad 1,000s of Mips liberant in modeste PC exercitum figuratum, secundum Imperas. "Exemplum, exemplar virtuale suggestum libertatis U540 SoC cum quinque CPU nucleis ocreis SMP Linux in sub 10s."
Exempla cum instrumentis debug et analysi Imperas coniungi, quae multi-core consilio munia sustinent, OS portantes et abstractiones ad applicationem evolutionis.
Praeterea simulator societatis, cum codice proprietario-morphing, in aliis ambitibus EDA integrari potest, ut SystemC, SystemVerilog, et simulatio-emulationum instrumentorum Cadence, Siemens et Synopsis, plus Metrica technologiae oblatione nubilum subnixa.
"Consilium libertatum de Risc-V et vectoris extensiones mutatis limitibus translaticiis inter programmatum et hardware augmentis progressionis SoC" dixit SiFive usque producto venalicium Chris Jones. "Imperas exempla tincidunt adiuvant cum exploratione architecturae SoC per plenam flexibilitatem SiFive Core IP Portfolio, et auxilium programmatum programmatum primum, quod est factor criticus in novas AI solutiones confirmandas."
"SiFive Core IP portfolio tegit spectrum Risc-V ISA, ab immersa moderatoris ad multiprocessores SMP Linux sustinentes, plus quam ultimi vectoris substructi acceleratores" Imperas CEO Simon Davidmann dixit. "Haec sunt principia generationis specialium machinarum generationis per omnia fere segmenta et applicationes fori."
Imperas' SiFive product page hic est
Distributio et firmamentum multum
Imperas etiam per plures annos distributionem et consensum cum Systems Valtrix adiuvante perfecit, provisore de Aculeo verificationis environment et test generantis.
Aculeus nunc praesto erit prae-integratum cum exemplar referentis Imperas' Risc-V. Composita solutio plenam speciem Risc-V comprehendit pro usuario, privilegio et modo debug, inter omnes extensiones ratas normas, et juxta ratas (stabiles, dixit Imperas) specificationes pro manipulatione, crypto (Scala), DSP, hypervisore et vectore.
Compositum etiam upgradable est ad instructiones et extensiones consuetudines sustentandas.