ケイデンスがTSMCN5.0プロセスでPCIExpress5仕様の低電力IPを発表

Cadence Design Systems は、TSMC N5.0 プロセスで PCI Express (PCIe) 5 仕様をサポートする IP を利用可能にしています テクノロジー、2022 年初めに廃止される予定

この IP は、非常に高帯域幅のハイパースケール コンピューティング、ネットワーキング、およびストレージ アプリケーション向けの SoC 設計を対象とした PHY、コンパニオン コントローラー、および検証 IP (VIP) で構成されており、顧客が市場投入までの時間を短縮して極めて電力効率の高い SoC を設計できるように支援します。

Cadence IP は、標準の電力効率の高い実装を提供しており、大手顧客からのいくつかの評価では、最大データ転送速度 32GT/s と最悪の挿入損失で業界最高クラスの電力を提供することが示されています。

ケイデンスの既存の N7/N6 シリコン検証済み製品を活用する N5 設計は、単一クロック レーンで全範囲の動作条件にわたって完全に 512GT/s (ギガ転送数/秒) の電力最適化ソリューションを提供します。

ケイデンスの Compute Express Link (CXL) 用低遅延コントローラー IP と連携すると、ケイデンス PHY IP は、プロセッサ、ワークロード アクセラレータ、メモリ エクスパンダのキャッシュ コヒーレントな相互接続のための新しいクラスのアプリケーションを可能にするだけでなく、幅広いコンポーネントのサポートを可能にします。イーサネットプロトコル。 これにより、アプリケーションのネットワーキング クラスに同じ IP を利用する必要があるシステムに柔軟な使用例が提供されます。

「当社のお客様は、ポイント IP だけでなく、開発タイムラインを短縮し、最終製品の導入を加速することで優位性を提供するトータル ソリューションをますます求めています。 TSMC N5.0/N7、N6、および N5 テクノロジー上の当社の高性能 IP ポートフォリオに超低電力 PCIe 3 ソリューションを追加することで、このニーズが満たされます。」ケイデンス。 「TSMCとの緊密な協力により、TSMCの最も先進的なプロセスで高度なIPの開発を継続できることが保証されます。」

「長年にわたる PCI-SIG メンバーとして、ケイデンスは PCIe テクノロジーの採用促進に役割を果たしてきました」と PCI-SIG の社長兼会長の Al Yanes 氏は述べています。 「ケイデンスは、PCIe IP への継続的な投資とイノベーションにより、最新の規格を広範な展開に利用できるようにするメンバー企業の XNUMX つです。」