Cadence חושף IP מתח נמוך למפרט PCI Express 5.0 בתהליך TSMC N5

Cadence Design Systems הופכת IP זמין התומך במפרט PCI Express (PCIe) 5.0 בתהליך TSMC N5 טֶכנוֹלוֹגִיָה, צפוי להיות מוקלט בתחילת 2022

ה- IP מורכב מבקר PHY, בקר נלווה ו Verification IP (VIP) הממוקד בתכנוני SoC עבור יישומי מחשוב, רשת ואחסון בקנה מידה גבוה מאוד של רוחב פס המסייעים ללקוחות לעצב SoCs חסכוניים במיוחד עם זמן מואץ לשוק.

ה- Cadence IP מציע יישום חסכוני ביותר של התקן, עם מספר הערכות של לקוחות מובילים המצביעים על כך שהוא מספק כוח מיטבי התעשייה בקצב העברת הנתונים המרבי של 32GT / s ואובדן הכנסה במקרה הגרוע ביותר.

עיצוב ה- N7, המנצל את היצע ה- N6 / N5 הסיליקון הקיים של Cadence, מעניק N512 פיתרון מלא של XNUMXGT / s (ג'יגה העברות לשנייה) בכל טווח תנאי ההפעלה עם נתיב שעון יחיד.

בשילוב עם ה- IP של Contence Low-latency Controller עבור Compute Express Link (CXL), ה- Cadence PHY IP מאפשר סוג חדש של יישומים עבור חיבורי קשר מטמון למעבדים, מאיצי עומס ומרחיבי זיכרון, כמו גם תמיכה במגוון רחב של פרוטוקולי אתרנט. זה מספק מקרי שימוש גמישים למערכות שצריכות למנף את אותה ה- IP עבור סוג היישומים ברשת.

"יותר ויותר, הלקוחות שלנו דורשים לא רק IP נקודתי, אלא פתרונות כוללים המספקים יתרון על ידי קיצור ציר הזמן של הפיתוח וזירוז פריסת מוצרי הקצה. התוספת של פתרון ה- PCIe 5.0 בעל הספק נמוך במיוחד לתיק ה- IP בעל הביצועים הגבוהים שלנו בטכנולוגיות TSMC N7 / N6, N5 ו- N3 עונה על הצורך הזה ", אמר סנג'יב אגארוואלה, סגן נשיא ארגוני ומנהל כללי של קבוצת IP ב- קיידנס. "שיתוף הפעולה ההדוק שלנו עם TSMC מבטיח שנוכל להמשיך ולפתח IP מתקדם בתהליכים המתקדמים ביותר של TSMC."

"כחבר ותיק ב- PCI-SIG, לקיידנס היה תפקיד בקידום אימוץ טכנולוגיית PCIe", אמר אל יינס, נשיא ויו"ר PCI-SIG. "עם המשך ההשקעה והחדשנות שלה ב- PCIe IP, Cadence היא אחת החברות החברות המאפשרות את התקנים האחרונים להיות זמינים לפריסה נרחבת."