Lata bandgap (WBG) potentia semiconductores adoptantur in consilia amet propter ordinem-of-magnitudinem emendationum in figuris electricis de merito (FOMs). Hae ingentes emendationes perficiendi requirunt multa principia designata, inclusa administratione scelerisque [I].
Hic articulus agit de provocationibus quae scelerisque procuratio ob densitatem potentiarum augendam movet, praesertim cum chip-scale-packaging (CSP). Quod autem interdum praetermittendum est, CSP eGaN® potentia FETs et ambitus integrati praestantem praestantem observantiam thermarum habere, cum vexillum impressum insidet. circuit tabulae (PCBs) cum simplicibus methodis applicandis calor deprimitur.
Exempli gratia, CSP GaN FET cum 4 mm2 vestigium in signo 4-straminis pcb coniunctio-ad-calorem assequi potest, resipiscentia scelerisque valorum minorum quam 4 K/W, cum low-cost conventus et calor residunt materias et technicas. Analysis, simulatio et verificationis experimentalis providentur in hoc articulo. Praeterea meatus ad ulteriorem emendationem scelerisque discutiuntur.
Exemplum, considera superficii montis hirci converter synchronum rectificatorem, ubi dominatur amissio conductio est amissio. A CSP eGaN FET, EPC2059, occupat 3.92 mm2 aream PCB pro 170V, 9 mΩ FET, status autem art 150V, 16.5 mΩ duplicatum refrigeratum Si. MOSFET tabulam PCB aream fere octies occupat 30.9 mm2.
Si vestigium area esset principalior factor determinans caliditas ortum, maior Si mosfet haberet temperatura ortum circiter 23% illius GaN pro currente dato, quamvis eGaN FET multo minus obsistentiam (RDS(on) habeat). In praxi autem scelerisque operatio CSP eGaN FETs par esse videtur, vel melior quam, maior Si MOSFETs. Hic eventus intuitivus videtur esse, cuius rationes non sunt manifestae, unde aliqua altius investigatio requiritur.
Plures publicationes demonstrant eGaN FETs chip-scalae optimam absolutam habere praestantiam scelerisque, quamvis multo pauciores aream ad aequivalentem RDS(on) comparatam habeant. mosfetset calor practicus submergere methodos ascendentes existit [2, 3] in Figura 1 illustratus, qui ostendit methodum simplicem applicandi caloris descendendi ad CSP eGaN FETs. Infeliciter, plerique publicationes parum singillatim praebent de calore profluente et exempla scelerisque in praesenti. Articuli simplistici sunt et parum accuratam iustificationem habent.
Cum maxima aestimatio coniunctionis temperaturae, Tj, max, saepe est principale factor in designationibus, pendet ratio excogitatorum potentiae ad intellegendum quomodo et quare princeps effectus scelerisque perfici potest. Talis intellectus fiduciam in consilio praebet; ita, minuendo cyclos designandi, reducendo quantitatem et severitatem probati requisiti, fidem augendi, et ad altiorem sumptus minuendo.
Multis consiliis adhibitis semiconductoribus superficiei montis potentiae, PCB et the Galliumsubsidere interface-to-calor primam bottleneck fluere ad calorem[4]. In casibus ubi calor mergitur, munus dissipationis caloris saepe negligitur, re vera notabilis via caloris fluit. Contributio PCB ad calorem extrahendum significans est etiam pro minimis CSP eGaN FETs ubi, in practicis consiliis, tales FETs consequi possunt scelerisque effectus a junctura ad ambientium par cum, vel etiam melius quam multo maior Si MOSFETs.
Composita cum observantia electrica superiori eGaN FETs, magnitudo reduci potest, gradus potentiae augentur, et temperaturas operating deposuit. Hoc demonstrari potest per minas 3D elementum finitum simulationes institutionum PCB typicarum in conjunctione cum verificatione experimentali.
Magnae enim potentiae applicationes, vel ea quae in ambientibus caliditatem ambientem altam agunt, calor deprimit, adhibentur ad ambientium ambientium industriam caloris transferre. Typicalis procuratio scelerisque accessus ad CSP eGaN FET applicationem involvit applicationem materialium interfaciendi electrici insulating (TIM) ad summam superficiem ascendentis FET, et mechanice applicans calorem superemindens. In hoc schemate saepe adhibentur ut calor deprimat sufficientem distantiam a summo vertice FET usque ad superficiem caloris submersam, ut utrique intentioni standi exigentiis occurrat, et mechanicas variationes absorbeat, ut in Figura 1. ostensum est.
Figura 2 ostendit varias viae aestus cursus ad conventum scelerisque ante descriptum. Intuitive, apparet calor fluere a summo et latera chip-FET dominari propter brevem viam per TIM, cum re vera calor fluit secundum PCBTIM-calor submersum iter magnum etiam ad calefactionem conferentem. remotionem.
Ob vinculum metallicum solidaturum, FET optimum nexum thermarum cum aeneo in PCB habet. Calorem PCB efficaciter diffundit, quia conductivitas scelerisque aeris duo fere ordines magnitudinis altiores sunt quam TIM. Etsi calor a PCB ad submersionem caloris per TIM crassitudinem fluere debet 2-5 temporibus amplioribus quam via a FET ad calorem deprimat, efficax crux TIM in hac via maior esse potest quam 10 temporibus superficiei expositae. FET, cum area eius proportionalis sit quadrato semidiametri cylindrici per applicationem materialis interfaciei scelerisque. Hinc, collatio PCB-ad-caloris submersa viae thermarum ratio habenda est cum analysing hanc thermarum administrationem appropinquare debet.
Analysis praedicta perfici potest utens 3D elementum finitum per modum instrumentorum (FEM) . Pons dimidia PCB pro eGaN FETs casum baseline format. Hoc PCB in layout optimized ad optimam electricam observantiam [5] utiturque constructione 4-stratorum 70 mm bractearum aeris, FR408 dielectricorum, et totam crassitudinem 1.6 mm (62 mils habet). Volumen putty- scelerise conductivae in equestribus FETs et vicinitatibus immediatis ponitur ut in Figura 3. Ponitur calor submersa super FETs intervallo inter verticem lateris FET et circa superficiem caloris submersam. Tabula aeris fundit cum hiatus insulating et subset vias viarum quae in consilio typico adhibentur. Praecipuum punctum est quod optimae electricae effectus excogitatoris agit, ut tantum aeris in proxima vicinia FET, quod etiam in perficientur scelerisque prodest.
| TIM pars numerus | Scelerisque conductivity [W/m/K] |
potestatem [W] |
T [K] (FET . ad propagatorem) |
metiri Rθ [K/W] |
imitarentur Rθ [K/W] |
| 65-00-GEL30-0010 | 3.5 | 1.06 | 6.62 | 6.2 | 6.1 |
| TG-PP10-50G | 10 | 5.06 | 25.6 | 5.1 | 5.1 |
Tabula I: Materies interface Thermal (TIM) Usus in Experimentis quae in hoc articulo
Experimentalis Proventus Series experimentorum physicorum ad has simulationes comprobandas deducebatur et ad ulteriores effectus practicos in FET intelligendos, sicut contactum scelerisque impedimentum. Bonum pactum inter empiricas eventus et simulationes obtinetur, quae fiduciam in simulationibus sustentabant.
Analysis gratuita facta est cum pretiosiore materia 10 W/m/K (TGPP10-50G). A 10 mm diametri cylindrici materiae ambientis FET habet volumen circiter 70 ml. Ad productionem modicam, per-FET TIM pretium minus est quam $0.01 US.
Summary
SCALAE parvae eGaN FETs optimam habent operationem scelerisque cum ascendens in PCB quod destinatur ad optimam electricam operationem. Haec perficientur cum simplicibus, facturis, et solutionibus scelerisque efficax obtinetur.