Cadence Design Systems, Inc. gab heute die Auslieferung des Cadence Cerebrus Intelligent Chip Explorer bekannt, einem neuen auf maschinellem Lernen (ML) basierenden Tool, das das digitale Chipdesign automatisiert und skaliert und es Kunden ermöglicht, anspruchsvolle Chipdesignziele effizient zu erreichen. Die Kombination von Cerebrus und dem Cadence RTL-to-Signoff-Flow bietet fortgeschrittenen Chipdesignern, CAD-Teams und IP-Entwicklern die Möglichkeit, die Engineering-Produktivität im Vergleich zu einem manuellen Ansatz um das 10-fache zu verbessern und gleichzeitig eine bis zu 20 % bessere Leistung, Leistung und Bereich (PPA).
Mit der Aufnahme von Cerebrus in das breitere digitale Produktportfolio bietet Cadence den branchenweit fortschrittlichsten ML-fähigen digitalen Fullflow, von der Synthese über die Implementierung bis hin zur Freigabe. Das neue Tool ist Cloud-fähig für Amazon Web Services (AWS) und andere führende Cloud-Plattformen und nutzt hochgradig skalierbare Rechenressourcen, um Designanforderungen in einer Vielzahl von Märkten schnell zu erfüllen, darunter Verbraucher, Hyperscale-Computing, 5G-Kommunikation, Automobil und Mobilfunk.
Cerebrus bietet Kunden die folgenden Vorteile:
- Verstärkung ML: Findet schnell Flow-Lösungen, die menschliche Ingenieure normalerweise nicht ausprobieren oder erforschen, wodurch PPA und Produktivität verbessert werden.
- Wiederverwendung von ML-Modellen: Ermöglicht die automatische Anwendung von Design-Learnings auf zukünftige Designs, wodurch die Zeit für bessere Ergebnisse verkürzt wird.
- Verbesserte Produktivität: Ermöglicht einem einzelnen Ingenieur die automatische Optimierung des gesamten RTL-zu-GDS-Flows für viele Blöcke gleichzeitig, sodass komplette Designteams produktiver arbeiten können.
- Massiv verteiltes Rechnen: Bietet skalierbare lokale oder cloudbasierte Designexploration für eine schnellere Flussoptimierung.
- Einfach zu bedienende Schnittstelle: Das leistungsstarke Benutzer-Cockpit ermöglicht interaktive Ergebnisanalysen und das Laufmanagement, um wertvolle Einblicke in Konstruktionsmetriken zu gewinnen.
„Bisher hatten Konstruktionsteams keine automatisierte Möglichkeit, historisches Konstruktionswissen wiederzuverwenden, was dazu führte, dass bei jedem neuen Projekt zu viel Zeit für manuelles Neulernen aufgewendet wurde und Margen verloren gingen“, sagte Dr. Chin-Chi Teng, Senior Vice President und General Manager in der Digital & Signoff Group bei Cadence. „Die Bereitstellung von Cerebrus markiert eine Revolution in der EDA-Branche mit ML-gesteuertem digitalen Chipdesign, bei dem Ingenieursteams eine größere Chance haben, in ihren Unternehmen eine größere Wirkung zu erzielen, da sie manuelle Prozesse auslagern können. Da die Branche weiterhin auf fortschrittliche Knoten umsteigt und die Größe und Komplexität des Designs zunimmt, können Designer mit Cerebrus PPA-Ziele viel effizienter erreichen.“
Cerebrus ist Teil des breiteren digitalen Vollflusses von Cadence und arbeitet nahtlos mit der Genus Synthesis Solution, dem Innovus Implementation System, der Tempus Timing Signoff Solution, der Joules RTL Power Solution, der Voltus IC Power Integrity Solution und dem Pegasus Verification System zusammen, um Kunden einen schnellen Weg zu Designabschluss und bessere Vorhersehbarkeit. Das neue Tool und der breitere Flow unterstützen das Intelligent System Design des Unternehmens™ Strategie, die umfassende Intelligenz für Design-Exzellenz ermöglicht.
Kundenempfehlungen
„Um die Leistung neuer Produkte, die neue Prozessknoten verwenden, effizient zu maximieren, müssen die digitalen Implementierungsabläufe, die von unserem Engineering-Team verwendet werden, kontinuierlich aktualisiert werden. Die automatisierte Optimierung des Konstruktionsflusses ist entscheidend, um die Produktentwicklung mit einem viel höheren Durchsatz zu realisieren. Cerebrus hat mit seinen innovativen ML-Funktionen und den Cadence RTL-to-Signoff-Tools eine automatisierte Flussoptimierung und Grundriss-Exploration ermöglicht und die Designleistung um mehr als 10 % verbessert. Nach diesem Erfolg wird der neue Ansatz in die Entwicklung unserer neuesten Designprojekte übernommen.“
- Satoshi Shibatani, Direktor, Digital Design Technologie Abteilung, Gemeinsame F&E-EDA-Abteilung, Renesas
„Da Samsung Foundry weiterhin aktuelle Prozessknoten einsetzt, ist die Effizienz unseres Design Technology Co-Optimization (DTCO)-Programms sehr wichtig, und wir suchen immer nach innovativen Wegen, um PPA in Chip Implementierung. Im Rahmen unserer langfristigen Partnerschaft mit Cadence hat Samsung Foundry Cerebrus und den digitalen Implementierungsablauf von Cadence in mehreren Anwendungen eingesetzt. Wir haben bei einigen unserer kritischsten Blöcke in nur wenigen Tagen eine Leistungsreduzierung von mehr als 8 % im Vergleich zu vielen Monaten manuellen Aufwands festgestellt. Darüber hinaus verwenden wir Cerebrus für die automatische Dimensionierung von Energieverteilungsnetzen im Grundriss, was zu einem um mehr als 50 % besseren endgültigen Design-Timing geführt hat. Da Cerebrus und der digitale Implementierungsablauf bessere PPA und signifikante Produktivitätsverbesserungen bieten, ist die Lösung zu einer wertvollen Ergänzung unseres DTCO-Programms geworden.“
– Sangyun Kim, Vice President, Design Technology, Samsung Foundry
Für weitere Informationen besuchen Sie www.cadence.com
