Cadence Design Systems, Inc. ha annunciato oggi la consegna di Cadence Cerebrus Intelligent Chip Explorer, un nuovo strumento basato sull'apprendimento automatico (ML) che automatizza e ridimensiona la progettazione di chip digitali, consentendo ai clienti di raggiungere in modo efficiente obiettivi di progettazione di chip impegnativi. La combinazione di Cerebrus e del flusso Cadence RTL-to-signoff offre a progettisti di chip avanzati, team CAD e sviluppatori IP la capacità di migliorare la produttività ingegneristica fino a 10 volte rispetto a un approccio manuale, realizzando anche fino al 20% in più di potenza, prestazioni e zona (PPA).
Con l'aggiunta di Cerebrus al più ampio portafoglio di prodotti digitali, Cadence offre il flusso completo digitale abilitato per il machine learning più avanzato del settore, dalla sintesi all'implementazione e all'approvazione. Il nuovo strumento è abilitato per il cloud su Amazon Web Services (AWS) e altri leader piattaforme cloud e utilizza risorse di elaborazione altamente scalabili per soddisfare rapidamente i requisiti di progettazione in un'ampia gamma di mercati, tra cui consumer, hyperscale computing, comunicazioni 5G, automotive e mobile.
Cerebrus offre ai clienti i seguenti vantaggi:
- Rinforzo ML: Trova rapidamente soluzioni di flusso che gli ingegneri umani potrebbero non provare o esplorare naturalmente, migliorando il PPA e la produttività.
- Riutilizzo del modello ML: Consente di applicare automaticamente le conoscenze di progettazione ai progetti futuri, riducendo i tempi per ottenere risultati migliori.
- Produttività migliorata: Consente a un singolo tecnico di ottimizzare automaticamente il flusso completo da RTL a GDS per molti blocchi contemporaneamente, consentendo ai team di progettazione completi di essere più produttivi.
- Elaborazione massicciamente distribuita: Fornisce l'esplorazione scalabile della progettazione in locale o basata su cloud per una più rapida ottimizzazione del flusso.
- Interfaccia facile da usare: Il potente cockpit dell'utente consente l'analisi interattiva dei risultati e la gestione della corsa per ottenere preziose informazioni sulle metriche di progettazione.
"In precedenza, i team di progettazione non disponevano di un modo automatizzato per riutilizzare le conoscenze di progettazione storiche, il che comportava un eccesso di tempo dedicato al riapprendimento manuale con ogni nuovo progetto e margini persi", ha affermato il dott. Chin-Chi Teng, vicepresidente senior e generale manager nel gruppo Digital & Signoff di Cadence. “La consegna di Cerebrus segna una rivoluzione del settore EDA con la progettazione di chip digitali basati su ML in cui i team di ingegneri hanno una maggiore opportunità di fornire un impatto maggiore nelle loro organizzazioni perché possono scaricare i processi manuali. Mentre il settore continua a passare a nodi avanzati e le dimensioni e la complessità del design aumentano, Cerebrus consente ai progettisti di raggiungere gli obiettivi PPA in modo molto più efficiente.
Cerebrus fa parte del più ampio flusso digitale di Cadence, che funziona perfettamente con la soluzione Genus Synthesis, Innovus Implementation System, Tempus Timing Signoff Solution, Joules RTL Power Solution, Voltus IC Power Integrity Solution e Pegasus Verification System per fornire ai clienti un percorso rapido per chiusura del design e una migliore prevedibilità. Il nuovo strumento e il flusso più ampio supportano l'Intelligent System Design dell'azienda™ strategia, che consente l'intelligenza pervasiva per l'eccellenza del design.
Approvazioni dei clienti
“Per massimizzare in modo efficiente le prestazioni dei nuovi prodotti che utilizzano nodi di processo emergenti, i flussi di implementazione digitale utilizzati dal nostro team di ingegneri devono essere continuamente aggiornati. L'ottimizzazione automatizzata del flusso di progettazione è fondamentale per realizzare lo sviluppo del prodotto con un rendimento molto più elevato. Cerebrus, con le sue innovative capacità ML e gli strumenti Cadence RTL-to-signoff, ha fornito l'ottimizzazione automatizzata del flusso e l'esplorazione della planimetria, migliorando le prestazioni di progettazione di oltre il 10%. A seguito di questo successo, il nuovo approccio sarà adottato nello sviluppo dei nostri ultimi progetti di design”.
- Satoshi Shibatani, direttore, Design digitale Tecnologia Dipartimento, Divisione EDA condivisa di ricerca e sviluppo, Renesas
“Poiché Samsung Foundry continua a implementare nodi di processo aggiornati, l'efficienza del nostro programma Design Technology Co-Optimization (DTCO) è molto importante e siamo sempre alla ricerca di modi innovativi per superare il PPA in patata fritta implementazione. Nell'ambito della nostra partnership a lungo termine con Cadence, Samsung Foundry ha utilizzato Cerebrus e il flusso di implementazione digitale di Cadence su più applicazioni. Abbiamo osservato una riduzione di potenza di oltre l'8% su alcuni dei nostri blocchi più critici in pochi giorni rispetto a molti mesi di lavoro manuale. Inoltre, stiamo utilizzando Cerebrus per il dimensionamento automatizzato della rete di distribuzione dell'energia della planimetria, che ha portato a una tempistica di progettazione finale migliore del 50%. Grazie a Cerebrus e al flusso di implementazione digitale che offre un migliore PPA e significativi miglioramenti della produttività, la soluzione è diventata una preziosa aggiunta al nostro programma DTCO".
– Sangyun Kim, vicepresidente, Design Technology, Samsung Foundry
Per ulteriori informazioni, visitare www.cadenza.com
