Cadence Design Systems, Inc. ประกาศในวันนี้เกี่ยวกับการส่งมอบ Cadence Cerebrus Intelligent Chip Explorer ซึ่งเป็นเครื่องมือที่ใช้การเรียนรู้ด้วยเครื่อง (ML) แบบใหม่ ซึ่งจะทำให้การออกแบบชิปดิจิทัลเป็นแบบอัตโนมัติและปรับขนาดได้ ช่วยให้ลูกค้าสามารถบรรลุเป้าหมายการออกแบบชิปที่ต้องการได้อย่างมีประสิทธิภาพ การผสมผสานระหว่าง Cerebrus และ Cadence RTL-to-signoff flow ช่วยให้นักออกแบบชิปขั้นสูง ทีมงาน CAD และนักพัฒนา IP สามารถปรับปรุงประสิทธิภาพทางวิศวกรรมได้มากถึง 10 เท่า เมื่อเทียบกับวิธีการแบบแมนนวล ในขณะที่ยังตระหนักถึงพลัง ประสิทธิภาพ และประสิทธิภาพที่ดีขึ้น 20% พื้นที่ (อปท.)
ด้วยการเพิ่ม Cerebrus ให้กับกลุ่มผลิตภัณฑ์ดิจิทัลที่กว้างขึ้น Cadence นำเสนอโฟลว์ดิจิทัลที่เปิดใช้งาน ML ที่ล้ำหน้าที่สุดในอุตสาหกรรม ตั้งแต่การสังเคราะห์จนถึงการใช้งานและการลงชื่อออก เครื่องมือใหม่นี้เปิดใช้งานบนระบบคลาวด์บน Amazon Web Services (AWS) และชั้นนำอื่นๆ แพลตฟอร์มคลาวด์และใช้ทรัพยากรการประมวลผลที่ปรับขนาดได้สูงเพื่อตอบสนองความต้องการด้านการออกแบบอย่างรวดเร็วในตลาดที่หลากหลาย รวมถึงผู้บริโภค การประมวลผลแบบไฮเปอร์สเกล การสื่อสาร 5G ยานยนต์ และมือถือ
Cerebrus มอบสิทธิประโยชน์ดังต่อไปนี้ให้กับลูกค้า:
- เสริม ML: ค้นหาโซลูชันโฟลว์ได้อย่างรวดเร็ว วิศวกรที่เป็นมนุษย์อาจไม่ได้ลองหรือสำรวจโดยธรรมชาติ ปรับปรุง PPA และผลิตภาพ
- ML แบบใช้ซ้ำ: อนุญาตให้นำการเรียนรู้ด้านการออกแบบไปใช้กับการออกแบบในอนาคตโดยอัตโนมัติ ช่วยลดเวลาเพื่อให้ได้ผลลัพธ์ที่ดีขึ้น
- ปรับปรุงประสิทธิภาพการผลิต: ให้วิศวกรคนเดียวปรับแต่งโฟลว์ RTL-to-GDS ทั้งหมดโดยอัตโนมัติสำหรับบล็อกจำนวนมากพร้อมกัน ช่วยให้ทีมออกแบบเต็มรูปแบบมีประสิทธิผลมากขึ้น
- การคำนวณแบบกระจายจำนวนมาก: ให้การสำรวจการออกแบบภายในองค์กรหรือบนคลาวด์ที่ปรับขนาดได้เพื่อการเพิ่มประสิทธิภาพโฟลว์ที่รวดเร็วยิ่งขึ้น
- อินเทอร์เฟซที่ใช้งานง่าย: ส่วนควบคุมผู้ใช้ที่มีประสิทธิภาพช่วยให้สามารถวิเคราะห์ผลลัพธ์เชิงโต้ตอบและเรียกใช้การจัดการเพื่อรับข้อมูลเชิงลึกอันมีค่าเกี่ยวกับเมตริกการออกแบบ
“ก่อนหน้านี้ ทีมออกแบบไม่มีวิธีอัตโนมัติในการนำความรู้ด้านการออกแบบในอดีตมาใช้ซ้ำ ส่งผลให้ต้องใช้เวลามากเกินไปในการเรียนรู้ด้วยตนเองกับโครงการใหม่แต่ละโครงการและสูญเสียระยะขอบ” ดร.ชิน-จิ เต็ง รองประธานอาวุโสและทั่วไป กล่าว ผู้จัดการในกลุ่ม Digital & Signoff ที่ Cadence “การส่งมอบ Cerebrus ถือเป็นการปฏิวัติอุตสาหกรรม EDA ด้วยการออกแบบชิปดิจิทัลที่ขับเคลื่อนด้วย ML ซึ่งทีมวิศวกรมีโอกาสมากขึ้นในการสร้างผลกระทบที่สูงขึ้นในองค์กรของพวกเขา เนื่องจากพวกเขาสามารถถ่ายเทกระบวนการด้วยตนเองได้ ในขณะที่อุตสาหกรรมยังคงเดินหน้าไปสู่โหนดขั้นสูงและขนาดการออกแบบและความซับซ้อนที่เพิ่มขึ้น Cerebrus ช่วยให้นักออกแบบบรรลุเป้าหมาย PPA ได้อย่างมีประสิทธิภาพมากขึ้น”
Cerebrus เป็นส่วนหนึ่งของ Cadence digital full flow ที่กว้างขึ้น โดยทำงานได้อย่างราบรื่นด้วย Genus Synthesis Solution, Innovus Implementation System, Tempus Timing Signoff Solution, Joules RTL Power Solution, Voltus IC Power Integrity Solution และ Pegasus Verification System เพื่อให้ลูกค้ามีเส้นทางที่รวดเร็ว การออกแบบที่ปิดและคาดการณ์ได้ดีขึ้น เครื่องมือใหม่และโฟลว์ที่กว้างขึ้นรองรับการออกแบบระบบอัจฉริยะของบริษัท™ กลยุทธ์ที่ช่วยให้เกิดความฉลาดที่แพร่หลายสำหรับความเป็นเลิศด้านการออกแบบ
การรับรองลูกค้า
“เพื่อเพิ่มประสิทธิภาพสูงสุดของผลิตภัณฑ์ใหม่ที่ใช้โหนดกระบวนการที่เกิดขึ้นใหม่ โฟลว์การใช้งานดิจิทัลที่ใช้โดยทีมวิศวกรของเราต้องได้รับการปรับปรุงอย่างต่อเนื่อง การเพิ่มประสิทธิภาพการไหลของการออกแบบโดยอัตโนมัติเป็นสิ่งสำคัญสำหรับการพัฒนาผลิตภัณฑ์ด้วยปริมาณงานที่สูงขึ้นมาก Cerebrus พร้อมด้วยความสามารถ ML ที่เป็นนวัตกรรมใหม่ และเครื่องมือ Cadence RTL-to-signoff ได้มอบการเพิ่มประสิทธิภาพการไหลอัตโนมัติและการสำรวจแผนผังชั้น ปรับปรุงประสิทธิภาพการออกแบบมากกว่า 10% หลังจากความสำเร็จนี้ แนวทางใหม่จะถูกนำมาใช้ในการพัฒนาโครงการออกแบบล่าสุดของเรา”
- ซาโตชิ ชิบาทานิ ผู้อำนวยการฝ่ายออกแบบดิจิทัล เทคโนโลยี แผนก, แผนก R&D EDA ที่ใช้ร่วมกัน, Renesas
“ในขณะที่ Samsung Foundry ยังคงปรับใช้โหนดกระบวนการที่ทันสมัย ประสิทธิภาพของโปรแกรม Design Technology Co-Optimization (DTCO) ของเราจึงมีความสำคัญมาก และเรามักจะมองหาวิธีการใหม่ๆ ที่จะเกิน PPA ใน ชิป การดำเนินการ ในฐานะที่เป็นส่วนหนึ่งของความร่วมมือระยะยาวกับ Cadence Samsung Foundry ได้ใช้ Cerebrus และโฟลว์การใช้งานดิจิทัลของ Cadence กับแอพพลิเคชั่นหลายตัว เราได้สังเกตเห็นการลดพลังงานลงมากกว่า 8% ในบล็อกที่สำคัญที่สุดบางส่วนของเราในเวลาเพียงไม่กี่วันเมื่อเทียบกับการทำงานด้วยตนเองเป็นเวลาหลายเดือน นอกจากนี้ เรากำลังใช้ Cerebrus สำหรับการปรับขนาดเครือข่ายการจ่ายพลังงานแบบแปลนพื้นอัตโนมัติ ซึ่งส่งผลให้ระยะเวลาการออกแบบขั้นสุดท้ายดีขึ้นมากกว่า 50% เนื่องจาก Cerebrus และโฟลว์การใช้งานดิจิทัลทำให้เกิด PPA ที่ดีขึ้นและการปรับปรุงประสิทธิภาพการทำงานที่สำคัญ โซลูชันนี้จึงกลายเป็นส่วนเสริมที่มีค่าสำหรับโปรแกรม DTCO ของเรา”
– Sangyun Kim รองประธานฝ่ายเทคโนโลยีการออกแบบ Samsung Foundry
สำหรับข้อมูลเพิ่มเติมโปรดเยี่ยมชม www.cadence.com
