I cancelli metallici con doppia funzione di lavoro sono integrati a una distanza di 17 nm tra n- e pFET, evidenziando il vantaggio chiave dei dispositivi forksheet per applicazioni avanzate CMOS ridimensionamento dell'area.
Il dispositivo forksheet è stato recentemente proposto da imec come l'architettura del dispositivo più promettente per estendere la generazione di dispositivi nanosheet GAA con scalabilità e prestazioni aggiuntive oltre i 2 nm la tecnologia nodo.
A differenza dei dispositivi a nanosheet, i fogli sono ora controllati da una struttura a forcella tri-gate, realizzata introducendo una parete dielettrica tra i dispositivi p- e nMOS prima del patterning del gate.
Questo muro isola fisicamente la trincea p-gate dalla trincea n-gate, consentendo una spaziatura n-to-p molto più stretta di quella possibile con i dispositivi FinFET o nanosheet.
La valutazione della tecnologia basata sulle simulazioni TCAD in precedenza ha mostrato una maggiore scalabilità di area e prestazioni. L'aumento delle prestazioni è principalmente attribuito a una capacità Miller ridotta, risultante da una minore sovrapposizione gate-drain.
Imec presenta per la prima volta una caratterizzazione elettrica dei suoi dispositivi forksheet che sono stati integrati con successo utilizzando un flusso di processo di 300 mm, con lunghezze di gate fino a 22 nm.
Sia n- che pFET, ciascuno con due canali Si impilati, sono risultati perfettamente funzionanti. Il loro controllo del canale corto (SSSAT = 66-68 mV) era paragonabile a quello dei dispositivi a nanofogli impilati verticalmente che erano co-integrati sullo stesso wafer.
Per i dispositivi forksheet, sono stati integrati gate metallici a doppia funzione di lavoro utilizzando un flusso di gate metallico sostitutivo in uno spazio np stretto come 17 nm (che è circa il 35% della spaziatura nella tecnologia FinFET all'avanguardia), evidenziando uno dei i principali vantaggi della nuova architettura del dispositivo.
“Dal 2022 in poi, si prevede che l'attuale tecnologia all'avanguardia FinFET I transistor cederanno gradualmente il posto ai transistor nanosheet impilati verticalmente nella produzione in grandi volumi, poiché il FinFET non riesce a fornire prestazioni sufficienti su dimensioni ridotte", spiega Naoto Horiguchi, Direttore CMOS Device Technology presso Imec, "le limitazioni del processo porranno tuttavia un limite al modo in cui i dispositivi n e p del nanofoglio possono essere riuniti, sfidando un'ulteriore riduzione dell'altezza delle cellule.
La nuova architettura del dispositivo forksheet – che è un’evoluzione naturale del dispositivo GAA nanosheet – promette di superare questo limite, consentendo il ridimensionamento dell’altezza del binario da 5T a 4.3T offrendo comunque un miglioramento delle prestazioni. In alternativa, con un design a lamiera forcella, lo spazio disponibile può essere utilizzato per aumentare la larghezza della lamiera e quindi migliorare ulteriormente la corrente di azionamento. I nostri risultati di caratterizzazione elettrica confermano che il forksheet è l’architettura del dispositivo più promettente per estendere la logica e le roadmap di ridimensionamento della SRAM oltre i 2 nm, sfruttando l’integrazione del nanosheet in modo non distruttivo”.