رقاقة تكنولوجيا أضافت سير عمل تصميم HLS، المسمى SmartHLS، إلى PolarFire FPGA العائلات التي تعزز بشكل كبير الإنتاجية وسهولة التصميم من خلال تمكين خوارزميات C ++ ليتم ترجمتها مباشرة إلى كود RTL المحسّن لـ FPGA.
قال Bruce Weyer ، نائب نائب الرئيس: "تعمل SmartHLS على تحسين مجموعة أدوات تصميم Libero SoC الخاصة بنا وتجني فوائد كبيرة من منصاتنا متوسطة المدى PolarFire و PolarFire SoC التي يمكن الوصول إليها من قبل مجتمع متنوع من مطوري الخوارزميات دون الحاجة إلى أن يصبحوا خبراء في أجهزة FPGA". رئيس وحدة أعمال FPGA في Microchip. "جنبًا إلى جنب مع مجموعة أدوات تطوير برامج الشبكة العصبية VectorBlox ، ستعمل هذه الأدوات على تحسين إنتاجية المصممين بشكل كبير في إنشاء حلول متطورة باستخدام خوارزميات تعتمد على C / C ++ لتطبيقات مثل الرؤية المضمنة والتعلم الآلي والتحكم في المحركات والأتمتة الصناعية باستخدام FPGA مسرعات الأجهزة. "
استنادًا إلى بيئة التطوير المتكاملة مفتوحة المصدر Eclipse ، تستخدم مجموعة التصميم كود برنامج C ++ لإنشاء مكون HDL IP للتكامل في مشاريع Libero SmartDesign. يسمح هذا للمهندسين بوصف سلوك الأجهزة بمستوى أعلى من التجريد مما هو ممكن باستخدام أدوات FPGA RTL التقليدية.
يعمل على تحسين الإنتاجية مع تقليل وقت التطوير من خلال واجهة برمجة تطبيقات متعددة الخيوط تنفذ تعليمات الأجهزة بشكل متزامن وتبسط التعبير عن توازي الأجهزة المعقدة مقارنة بعروض HLS الأخرى.
تحتاج أداة SmartHLS إلى ما يصل إلى 10 أضعاف عدد سطور التعليمات البرمجية مقارنة بتصميم RTL المكافئ ، مع سهولة قراءة الكود الناتج وفهمه واختباره وتصحيحه والتحقق منه. تعمل الأداة أيضًا على تبسيط استكشاف مقايضات تصميم البنية الدقيقة للأجهزة وتمكين تطبيقات برامج C ++ الموجودة مسبقًا للمطور لاستخدامها الآن مع PolarFire FPGAs و FPGA SoCs.