שבב טכנולוגיה הוסיפה זרימת עבודה של עיצוב HLS, הנקראת SmartHLS, ל-PolarFire שלה FPGA משפחות המשפרות באופן משמעותי את הפרודוקטיביות וקלות העיצוב על ידי כך שניתן לתרגם ישירות את אלגוריתמי C ++ לקוד RTL המותאם ל- FPGA.
"SmartHLS משפר את חבילת כלי העיצוב Libero SoC שלנו והופך את היתרונות העצומים של פלטפורמות PolarFire ו- PolarFire SoC עטורות הפרסים לנגישות לקהילה מגוונת של מפתחי אלגוריתמים מבלי שהם צריכים להפוך למומחי חומרה של FPGA", אמר ברוס וייר, סגן נשיא היחידה העסקית FPGA של מיקרוצ'יפ. "יחד עם ערכת פיתוח תוכנת הרשת העצבית של VectorBlox, כלים אלה ישפרו מאוד את פרודוקטיביות המעצבים ביצירת פתרונות מתקדמים תוך שימוש באלגוריתמים מבוססי C/C ++ ליישומים כגון ראייה מוטמעת, למידת מכונה, שליטה מוטורית ואוטומציה תעשייתית באמצעות FPGA מבוסס מאיצי חומרה. "
בהתבסס על סביבת הפיתוח המשולבת של קוד פתוח Eclipse, חבילת העיצוב משתמשת בקוד תוכנת C ++ ליצירת רכיב IP HDL לשילוב בפרויקטים של Libero SmartDesign שלה. זה מאפשר למהנדסים לתאר את התנהגות החומרה ברמת הפשטה גבוהה יותר ממה שאפשר עם כלי FPGA RTL מסורתיים.
היא משפרת את הפרודוקטיביות תוך הקטנת זמן הפיתוח באמצעות ממשק API מרובה שרשורים המבצע הוראות חומרה במקביל ומפשט את הביטוי של מקביליות חומרה מורכבת בהשוואה להצעות HLS אחרות.
כלי SmartHLS צריך עד פי 10 שורות קוד מאשר עיצוב RTL מקביל, כאשר הקוד שנוצר הוא קל יותר לקריאה, הבנה, בדיקה, איתור באגים ואימות. הכלי גם מפשט את חקירת פשרות עיצובי מיקרו-אדריכלות חומרה ומאפשר להשתמש כעת ביישומי תוכנת C ++ של מפתח עם PolarFire FPGAs ו- FPGA SoCs.