Imperas veröffentlicht kostenlose ISS für RISCV-V CORE-V-Entwickler im OpenHW-Ökosystem

Imperas Software, ein Spezialist für virtuelle Plattformen und Hochleistungssoftware-Simulation, hat die erste Version von riscvOVPsimCOREV als kostenlose ISS (Instruction Set Simulator) verfügbar gemacht, die auf seinen Referenzmodellen des OpenHW Groups-Prozessors RISC-V Core IP basiert.

Eine ISS ist der wesentliche Ausgangspunkt für Softwareentwicklungsaufgaben zum Schreiben von Algorithmen, Anwendungen und Werkzeugen. riscvOVPsimCOREV kann für die gesamte Palette des OpenHW CORE-V-Prozessor-IP-Portfolios konfiguriert werden, einschließlich des RTL-eingefrorenen CV32E40P (früher bekannt als PULP RI5CY), des in der Entwicklung befindlichen CV32E40S und CV32E40X sowie des kommenden CVA6-32 / 64-Bit ( formell bekannt als PULP ARIANE) und wird über die Zeit hinaus verlängert, um die zukünftige Roadmap von CORE-V abzudecken.

Eine ISS ist eine softwarebasierte Darstellung eines Prozessors, mit der Software auf einem Standard-Host-x86-PC getestet und entwickelt werden kann. Die Hauptvorteile gegenüber einer herkömmlichen Hardwareentwicklungsplattform sind die benutzerfreundlichen Funktionen, die dem Programmierer beim Debuggen, Steuern und Anzeigen des in der Simulation ausgeführten Codes helfen.

Mit neuen Prozessor-IP-Kernen ist die ISS ein wesentliches Werkzeug zur Unterstützung der Softwareentwicklung, bevor Silizium- oder Hardware-Implementierungen verfügbar sind. Viele Entwickler verlassen sich bei der Softwareentwicklung auf eine breite Palette von Tools, die als IDE (Integrated Development Environment) verpackt sind. In der Regel enthält eine IDE Dienstprogramme und unterstützende Technologien wie Compiler, Debugger, ISS und andere Produktivitätswerkzeuge.

Um die Integration mit IDEs und anderen Software-Design-Methoden wie CI / CD-Plattformen (Continuous Integration and Continuous Deployment) zu unterstützen, bietet riscvOVPsimCOREV Konfigurations- und Schnittstellenoptionen wie Debug-Port und Trace, um eine einfache Integration zu ermöglichen.

"Hochwertiges IP ist ein wichtiges Ergebnis, auf das andere aufbauen können, aber Entwickler benötigen mehr als nur Prozessor-RTL, um qualitativ hochwertige Implementierungen zu unterstützen", sagte Arjan Bink, Silicon Laboratories und Vorsitzender der OpenHW Cores Task Group. „Alle eingebetteten Softwareprodukte sind eng mit dem IP-Core verbunden, auf dem sie ausgeführt werden. Daher ist ein genaues ISS-Referenzmodell für alle HW- und SW-Anwender unerlässlich. riscvOVPsimCOREV ist der zentrale Ausgangspunkt für die Unterstützung der OpenHW CORE-V-Kerne durch das Ökosystem. “

"Das definierende Ziel der OpenHW-Gruppe ist die Bereitstellung hochwertiger Open-Source-IP-Kerne durch Nutzung der führenden Verifizierungsmethoden, die mit den etablierten kommerziellen EDA-SoC-Entwurfsabläufen kompatibel sind", sagte Rick O'Connor, President & CEO der OpenHW Group. „Um unser erstklassiges IP-Portfolio zu unterstützen, ermöglichen die OpenHW-Arbeitsgruppen die Einführung von Tools und Software für CORE-V-Prozessoren. Der Imperas-Beitrag mit der neuen kostenlosen ISS riscvOVPsimCOREV wird die Grundlage für alle Softwareaufgaben sein. “

riscvOVPsimCOREV ist ein kostenloses RISC-V-Referenzmodell und -Simulator (ISS), das eine proprietäre Freeware-Lizenz von Imperas enthält, die sowohl die kostenlose kommerzielle als auch die akademische Nutzung abdeckt.

Das Simulatorpaket enthält auch ein vollständiges Open-Source-Modell, das unter der Apache 2.0-Lizenz lizenziert ist, und steht ab sofort zum Download zur Verfügung.