Imperas brengt gratis ISS uit voor RISCV-V CORE-V-ontwikkelaars in het OpenHW-ecosysteem

Imperas Software, een specialist in virtuele platforms en krachtige softwaresimulatie, heeft de eerste release van riscvOVPsimCOREV beschikbaar gesteld als een gratis ISS (Instruction Set Simulator) op basis van zijn referentiemodellen van de OpenHW Groups processor RISC-V core IP.

Een ISS is het essentiële startpunt voor softwareontwikkelingstaken voor het schrijven van algoritmen, applicaties en tools. riscvOVPsimCOREV kan worden geconfigureerd voor het volledige bereik van de OpenHW CORE-V processor IP-portfolio, inclusief de RTL-bevroren CV32E40P (formeel bekend als PULP RI5CY), de in ontwikkeling zijnde CV32E40S en CV32E40X, plus de komende CVA6-32/64 bit ( formeel bekend als PULP ARIANE), en zal overuren worden verlengd om de toekomstige roadmap van CORE-V te dekken.

Een ISS is een op software gebaseerde weergave van een processor die kan worden gebruikt om software te testen en te ontwikkelen op een standaard host x86 pc-machine. De belangrijkste voordelen ten opzichte van een traditioneel hardware-ontwikkelingsplatform zijn de gebruiksvriendelijke functies die de programmeur helpen bij foutopsporing, controle en zichtbaarheid van code die in simulatie wordt uitgevoerd.

Met nieuwe processor-IP-cores is het ISS een essentieel hulpmiddel om de ontwikkeling van software te ondersteunen voordat siliconen- of hardware-implementaties beschikbaar zijn. Veel ontwikkelaars vertrouwen op een brede set tools voor softwareontwikkeling die zijn verpakt als een IDE (Integrated Development Environment). Een IDE bevat doorgaans hulpprogramma's en ondersteunende technologieën zoals compiler, debugger, ISS en andere productiviteitstools.

Ter ondersteuning van integratie met IDE's en andere software-ontwerpmethodologieën zoals CI/CD-platforms (Continuous Integration and Continuous Deployment), beschikt riscvOVPsimCOREV over configuratie- en interface-opties zoals debug-poort en trace om eenvoudige integratie mogelijk te maken.

"Hoge kwaliteit IP is een belangrijk resultaat waarop anderen kunnen voortbouwen, maar ontwikkelaars hebben meer nodig dan alleen processor RTL om implementaties van hoge kwaliteit te ondersteunen", zegt Arjan Bink, Silicon Laboratories, en voorzitter van OpenHW Cores Task Group. “Alle ingebedde software is nauw verwant aan de IP-kern waarop het zal draaien; daarom is een nauwkeurig ISS-referentiemodel essentieel voor alle gebruikers van HW en SW. riscvOVPsimCOREV is het belangrijkste startpunt voor de ondersteuning van de OpenHW CORE-V-kernen door het ecosysteem.”

"Het bepalende doel van de OpenHW-groep is om open source IP-cores van hoge kwaliteit te leveren, door gebruik te maken van de toonaangevende verificatiemethodologieën die compatibel zijn met de gevestigde EDA commerciële SoC-ontwerpstromen", aldus Rick O'Connor, President & CEO OpenHW Group. “Om ons IP-portfolio van wereldklasse te ondersteunen, maken de OpenHW-werkgroepen adoptie mogelijk met tools en softwareondersteuning voor CORE-V-processors. De bijdrage van Imperas met het nieuwe gratis ISS, riscvOVPsimCOREV, zal de basisreferentie zijn voor alle softwaretaken.”

riscvOVPsimCOREV is een gratis RISC-V-referentiemodel en -simulator (ISS) met een eigen freeware-licentie van Imperas, die zowel gratis commercieel als academisch gebruik dekt.

Het simulatorpakket bevat ook een volledig open-sourcemodel met een licentie onder de Apache 2.0-licentie en kan nu worden gedownload.