Imperas выпускает бесплатную ISS для разработчиков RISCV-V CORE-V в экосистеме OpenHW

Imperas Software, специалист по виртуальным платформам и высокопроизводительному программному моделированию, представила первую версию riscvOVPsimCOREV в виде бесплатного ISS (Instruction Set Simulator), основанного на эталонных моделях процессора OpenHW Groups RISC-V core IP.

ISS - это важная отправная точка для задач разработки программного обеспечения, связанных с написанием алгоритмов, приложений и инструментов. riscvOVPsimCOREV можно настроить для всего диапазона IP-пакетов процессоров OpenHW CORE-V, включая замороженный с помощью RTL CV32E40P (формально известный как PULP RI5CY), находящиеся в стадии разработки CV32E40S и CV32E40X, а также предстоящий CVA6-32 / 64-битный ( официально известная как PULP ARIANE), и будет продлена сверхурочная работа, чтобы охватить будущую дорожную карту CORE-V.

ISS - это программное представление процессора, которое можно использовать для тестирования и разработки программного обеспечения на стандартном хост-компьютере x86 PC. Его основные преимущества по сравнению с традиционной платформой разработки оборудования - это простота использования функций, которые помогают программисту отлаживать, контролировать и контролировать код, выполняемый при моделировании.

С новыми IP-ядрами процессоров ISS является важным инструментом для поддержки разработки программного обеспечения до появления кремниевых или аппаратных реализаций. Многие разработчики полагаются на широкий набор инструментов для разработки программного обеспечения, которые упакованы как IDE (интегрированная среда разработки). Обычно IDE включает в себя служебные программы и вспомогательные технологии, такие как компилятор, отладчик, ISS и другие инструменты повышения производительности.

Для поддержки интеграции с IDE и другими методологиями проектирования программного обеспечения, такими как платформы CI / CD (непрерывная интеграция и непрерывное развертывание), riscvOVPsimCOREV предлагает параметры конфигурации и интерфейса, такие как порт отладки и трассировку, чтобы облегчить интеграцию.

«Высококачественный IP - важный результат, на котором могут развиваться другие, но разработчикам нужно нечто большее, чем просто RTL процессора для поддержки высококачественных реализаций», - сказал Арьян Бинк, Silicon Laboratories и председатель OpenHW Cores Task Group. «Все встроенное программное обеспечение тесно связано с IP-ядром, на котором оно будет работать; таким образом, точная эталонная модель ISS важна для всех пользователей аппаратного и программного обеспечения. riscvOVPsimCOREV - ключевая отправная точка для поддержки экосистемой ядер OpenHW CORE-V ».

«Определяющей целью группы OpenHW является предоставление высококачественных IP-ядер с открытым исходным кодом за счет использования ведущих методологий проверки, совместимых с установленными процессами проектирования коммерческих SoC EDA», - сказал Рик О'Коннор, президент и главный исполнительный директор OpenHW Group. «Для поддержки нашего портфеля IP мирового класса рабочие группы OpenHW обеспечивают внедрение с помощью инструментов и поддержки программного обеспечения для процессоров CORE-V. Вклад Imperas в новую бесплатную ISS, riscvOVPsimCOREV, станет основным ориентиром для всех программных задач ».

riscvOVPsimCOREV - это бесплатная эталонная модель и симулятор (ISS) RISC-V, которая включает проприетарную бесплатную лицензию от Imperas, которая распространяется на бесплатное коммерческое и академическое использование.

Пакет симулятора также включает полную модель с открытым исходным кодом под лицензией Apache 2.0 и доступен для загрузки сейчас.