Galliumnitrid (GaN) -Transistoren werden seit über 10 Jahren in Massenproduktion hergestellt. In den ersten Jahren ihrer Verfügbarkeit war die schnelle Schaltgeschwindigkeit der neuen Geräte bis zu zehnmal schneller als die des ehrwürdigen Si MOSFET - war der Hauptgrund für Designer, GaN-FETs zu verwenden.
Einleitung
Da sich die Preise für GaN-Geräte mit dem normalisierten MOSFET, gekoppelt mit der Erweiterung einer breiten Palette von Geräten mit unterschiedlichen Spannung Nennwerte und Belastbarkeitsfähigkeiten wurden in gängigen Anwendungen wie DC-DC-Wandlern für Computer, Motorantrieben für Roboter sowie Elektromobilfahrrädern und -rollern eine viel breitere Akzeptanz erzielt. Die Erfahrungen der Early Adopters haben dazu geführt, dass spätere Marktteilnehmer in der GaN-Welt schneller in Produktion gehen können.
Dieser Artikel ist der erste in einer Reihe von Artikeln, in denen drei Themen behandelt werden, mit denen Entwickler von Stromversorgungssystemen das Beste aus ihren GaN-basierten Designs zu den niedrigsten Kosten herausholen können. Die drei Themen sind: (1) Überlegungen zum Layout; (2) thermisches Design für maximale Belastbarkeit; und (3) EMI-Reduktionstechniken für niedrigste Kosten.
Parasitäre Induktivität aufgrund der hohen Schaltgeschwindigkeit von GaN
Die Verwendung von GaN bei höheren Frequenzen als der Alterungsleistung MOSFET ist in der Lage, die schädlichen Auswirkungen parasitärer Induktivität bei der Leistungsumwandlung ins Rampenlicht zu rücken Schaltung [1]. Diese Induktivität verhindert, dass die Vorteile der besonders schnellen Schaltfähigkeiten von GaN bei reduzierter EMI-Erzeugung voll ausgeschöpft werden. Bei einer Halbbrückenkonfiguration, die in etwa 80 % der Leistungswandler verwendet wird, sind die beiden Hauptquellen parasitärer Induktivität: (1) die Hochfrequenz-Leistungsschleife, die von den beiden Leistungsschaltgeräten zusammen mit dem Hochfrequenz-Bus gebildet wird Kondensator und (2) die Gate-Treiberschleife, die aus dem Gate-Treiber, dem Leistungsgerät und dem Hochfrequenz-Gate-Treiberkondensator besteht. Die Common-Source-Induktivität (CSI) wird durch den Teil der Schleifeninduktivität definiert, der sowohl der Gate-Schleife als auch der Leistungsschleife gemeinsam ist. Dies wird durch die Pfeile in Abbildung 1 angezeigt.
Abbildung 1: Schema einer Halbbrücken-Leistungsstufe mit Strom- und Gate-Ansteuerschleifen mit gemeinsamer Quelleninduktivität in gepunkteten Kreisen
Minimierung der parasitären Induktivität
Die Minimierung aller parasitären Induktivitäten ist bei der Anordnung von Hochgeschwindigkeits-Leistungsgeräten von entscheidender Bedeutung. Es ist nicht möglich, alle zu reduzieren Komponenten der Induktivität gleichermaßen, und daher müssen sie in der Reihenfolge ihrer Wichtigkeit behandelt werden, beginnend mit der Induktivität der gemeinsamen Quelle, dann der Induktivität der Leistungsschleife und schließlich der Induktivität der Gate-Schleife.
Für Hoch-Spannung PQFN (Power Quad Flat No Lead) MOSFET Bei Gehäusen ist die Notwendigkeit eines separaten Gate-Return-Source-Pins allgemein bekannt und wird auch in Hochspannungs-GaN-PQFN-Strukturen implementiert [2,3]. Wenn diese separaten Pins verfügbar sind, sind die Gate-Treiberschleife und die Stromschleife innerhalb des Gehäuses getrennt und es muss äußerst sorgfältig darauf geachtet werden, wie sie extern angeschlossen werden.
Die Verringerung der Induktivität der gemeinsamen Quelle geht zu Lasten der Induktivität der externen Quelle, die außerhalb der Gate-Schleife gedrückt wird. Diese externe Induktivität kann aufgrund der verbesserten Geschwindigkeit des Geräts zu einem erhöhten Erdungssprung führen, sobald die gemeinsame Quelleninduktivität entfernt wird [4].
GaN-Transistoren im Enhancement-Modus sind in einem WLCSP (Wafer Level Chip-Scale Package) mit Anschlüssen im Land Grid Array (LGA) - oder Ball Grid Array (BGA) -Format erhältlich. Einige dieser Geräte bieten keinen separaten Gate-Return-Source-Pin, sondern eine Reihe von Anschlüssen mit sehr niedriger Induktivität, wie in Abbildung 2 dargestellt. Die Gesamtpaketinduktivität dieser Gehäuse beträgt häufig weniger als 100 pH. Dies reduziert alle Komponenten der Induktivität stark und reduziert dadurch alle induktivitätsbedingten Probleme. Diese LGA- und BGA-Pakete können auf die gleiche Weise behandelt werden wie diejenigen, die mit einem dedizierten Gate-Rückgabestift oder einer dedizierten Gate-Rückgabestange versehen sind, indem die dem Gate am nächsten gelegenen Source-Pads als Stern-Verbindungspunkt sowohl für die Gate-Schleife als auch für die Leistungsschleife zugewiesen werden. Die Anordnung der Gate- und Leistungsschleifen wird dann getrennt, indem die Ströme in entgegengesetzte oder orthogonale Richtungen fließen, wie in 2 gezeigt.
Abbildung 2: GaN-Transistoren in den Formaten LGA (a) und BGA (b), die die Richtung des Gerätestromflusses zeigen, die die Induktivität der gemeinsamen Quelle minimiert
Während die Induktivität der einzelnen Elemente, aus denen die Schleife besteht, minimiert wird (dh Kondensator ESL, Gerätekabelinduktivität und pcb Verbindungsinduktivität) ist wichtig, Entwickler müssen sich auch auf die Minimierung der Gesamtschleifeninduktivität konzentrieren. Da die Induktivität der Schleife durch die darin gespeicherte magnetische Energie bestimmt wird, ist es möglich, die Gesamtinduktivität der Schleife weiter zu minimieren, indem die Kopplung zwischen benachbarten Leitern verwendet wird, um eine Selbstauslöschung des Magnetfelds zu induzieren.
Durch Verschachteln der Drain- und Source-Anschlüsse auf einer Seite des Geräts wird eine Anzahl kleiner Schleifen mit entgegengesetzten Strömen erzeugt, die die Gesamtinduktivität durch Selbstunterdrückung des Magnetfelds verringern. Dies gilt nicht nur für die in 3 (a) gezeigten Leiterplattenspuren, sondern auch für die in 3 (b) gezeigten vertikalen Lötverbindungen und die Zwischenschichtverbindungsdurchkontaktierungen. Durch die Bildung mehrerer kleiner Magnetfeldlöschschleifen wird die gesamte magnetische Energie und damit die Induktivität erheblich reduziert [5].
Abbildung 3: Auf einer Leiterplatte montierter LGA-GaN-Transistor mit Wechselstromfluss (a) Draufsicht (b) Seitenansicht
Eine weitere Verringerung der Teilschleifeninduktivität ist möglich, indem sowohl Drain- als auch Source-Ströme auf beiden Seiten des Geräts aus der Mittellinie herausgeführt und der Magnetfeldauslöschungseffekt dupliziert werden. Dies funktioniert durch Reduzieren des Stroms in jedem Leiter, wodurch die gespeicherte Energie weiter reduziert wird, und der kürzere Strompfad ergibt eine niedrigere Induktivität.
Herkömmliche Power-Loop-Designs
Um zu sehen, wie die Minimierung der Induktivität von Leistungsschleifen in einem tatsächlichen Layout realisiert werden kann, werden zum Vergleich zwei herkömmliche Ansätze für Leistungsschleifen vorgestellt. Diese beiden Ansätze werden als "lateral" bzw. "vertikal" bezeichnet.
Laterales Power Loop-Design
Durch die seitliche Anordnung sind die Eingangskondensatoren und -geräte auf derselben Seite der Leiterplatte in unmittelbarer Nähe angeordnet, um die Fläche der Hochfrequenz-Leistungsschleife zu minimieren. Die Hochfrequenzschleife für dieses Design befindet sich auf derselben Seite der Leiterplatte und wird als seitliche Stromschleife betrachtet, da die Stromschleife seitlich auf einer einzelnen Leiterplattenschicht verläuft. Ein Beispiel für die seitliche Anordnung unter Verwendung eines LGA-Transistordesigns ist in Abbildung 4 dargestellt. Die Hochfrequenzschleife ist in dieser Abbildung hervorgehoben.
Abbildung 4: Konventionelle laterale Stromschleife für LGA-GaN-Transistoren Konverter: (a) Draufsicht (b) Seitenansicht
Während die Minimierung der physikalischen Größe der Schleife wichtig ist, um die parasitäre Induktivität zu verringern, ist auch das Design der inneren Schichten kritisch. Für das laterale Leistungsschleifendesign dient die erste innere Schicht als "Abschirmschicht". Diese Schicht spielt eine entscheidende Rolle bei der Abschirmung der internen Schaltkreise von den Feldern, die von der Hochfrequenz-Leistungsschleife erzeugt werden. Die Leistungsschleife erzeugt ein Magnetfeld, das einen Strom in der Abschirmschicht induziert, der in die entgegengesetzte Richtung zur Leistungsschleife fließt. Der Strom in der Abschirmschicht erzeugt ein Magnetfeld, um dem Magnetfeld der ursprünglichen Leistungsschleife entgegenzuwirken. Das Endergebnis ist eine Aufhebung der Magnetfelder, die sich in einer Verringerung der Induktivität der parasitären Leistungsschleife niederschlägt.
Eine vollständige Abschirmungsebene in unmittelbarer Nähe der Leistungsschleife ergibt die niedrigste Induktivität der Leistungsschleife für die seitliche Anordnung. Dieser Ansatz hängt stark vom Abstand zwischen der Leistungsschleife und der in der ersten inneren Schicht enthaltenen Abschirmschicht ab [6]. Solange sich die beiden oberen Schichten in unmittelbarer Nähe befinden, zeigt die Induktivität der Hochfrequenzschleife eine geringe Abhängigkeit von der Gesamtdicke der Platte.
Vertikales Power-Loop-Design
Das zweite herkömmliche Layout, dargestellt in Abbildung 5, platziert die Eingabe Kondensatoren und Transistoren auf gegenüberliegenden Seiten der Leiterplatte, wobei sich die Kondensatoren direkt unter den Geräten befinden, um die physische Schleifengröße zu minimieren. Dies wird als vertikale Stromschleife bezeichnet, da die Schleife mithilfe von Durchkontaktierungen vertikal durch die Leiterplatte verbunden ist. Beim LGA-Transistordesign in Abbildung 5 ist die vertikale Stromschleife hervorgehoben.
Abbildung 5: Herkömmliche vertikale Stromschleife für LGA-Transistor-basierte Konverter: (a) Draufsicht (b) Unteransicht (c) Seitenansicht
Bei diesem Design gibt es aufgrund seiner vertikalen Struktur keine Abschirmschicht. Die vertikale Leistungsschleife verwendet ein Magnetfeld-Selbstauslöschungsverfahren (mit Strömen, die in entgegengesetzte Richtungen fließen), um die Induktivität zu verringern, im Gegensatz zur Verwendung einer Abschirmungsebene.
Für das PCB-Layout ist die Platinendicke im Allgemeinen viel dünner als die horizontale Länge der Leiterbahnen auf der Ober- und Unterseite der Platine. Wenn die Plattendicke abnimmt, schrumpft die Fläche der Schleife im Vergleich zur seitlichen Leistungsschleife erheblich, und der Strom, der in entgegengesetzten Richtungen auf der oberen und unteren Schicht fließt, beginnt, eine Selbstaufhebung des Magnetfelds bereitzustellen. Damit eine vertikale Stromschleife am effektivsten ist, muss die Plattendicke minimiert werden.
Optimieren des Stromkreises
Eine verbesserte Layout-Technik, die die Vorteile einer reduzierten Schleifengröße bietet, eine Selbstauslöschung des Magnetfelds aufweist, eine von der Plattendicke unabhängige Induktivität aufweist, ein einseitiges Komponenten-PCB-Design aufweist und eine hohe Effizienz für eine Mehrschichtstruktur ergibt Der Entwurf verwendet die erste innere Schicht, die in Fig. 6 (b) gezeigt ist, als Leistungsschleifen-Rückweg. Dieser Rückweg befindet sich direkt unter der Leistungsschleife der obersten Schicht, wie in Abbildung 6 (a) dargestellt. Diese Positionierung erreicht die kleinste physikalische Schleifenfläche in Kombination mit der Selbstaufhebung des Magnetfelds. Die in 6 (c) gezeigte Seitenansicht veranschaulicht das Konzept der Erzeugung einer selbstauslöschenden Magnetfeldschleife mit niedrigem Profil in einer mehrschichtigen Leiterplattenstruktur.
Abbildung 6: Optimaler Stromkreis für LGA-Transistor-basierte Konverter: (a) Draufsicht (b) Draufsicht der inneren Schicht 1 (c) Seitenansicht
Dieses verbesserte Layout platziert die Eingabe Kondensatoren in unmittelbarer Nähe des oberen Geräts, wobei sich die positiven Eingangsspannungsanschlüsse neben den Drain-Anschlüssen des oberen Transistors befinden. Die GaN-Geräte sind in der Anordnung wie im Fall der seitlichen und vertikalen Stromschleife angeordnet. Der verschachtelte Induktorknoten und die Erdungsdurchkontaktierungen sind auf der Unterseite des Synchrongleichrichtertransistors dupliziert.
Diese verschachtelten Durchkontaktierungen bieten drei Vorteile: • Die Verschachtelung der Durchkontaktierungen mit Stromfluss in entgegengesetzter Richtung reduziert die magnetische Energiespeicherung und trägt zur Aufhebung des Magnetfelds bei. Dies führt zu reduzierten Wirbel- und Proximity-Effekten und damit zu geringeren AC-Leitungsverlusten. • Die unter dem unteren Transistor befindlichen Durchkontaktierungen reduzieren den Widerstand und die damit verbundenen Leitungsverluste während der Freilaufphase des Transistors. • Die Durchkontaktierungen verringern den Wärmeausbreitungswiderstand und erhöhen so die Effizienz und Belastbarkeit.
Die Eigenschaften des herkömmlichen und des optimalen Designs werden in Tabelle 1 verglichen. Laterale Schleife Vertikale Schleife Optimale Schleife Einseitige PCB-Fähigkeit Ja Nein Ja Magnetfeld-Selbstlöschung Nein Ja Ja Induktivität unabhängig von der Platinendicke Ja Nein Ja Abschirmungsschicht erforderlich Ja Nein Nein Tabelle 1: Eigenschaften konventioneller und optimaler Stromschleifendesigns.
Auswirkungen der Integration auf Parasitics
Um die parasitäre Induktivität von GaN-Transistor-basierten Designs weiter zu reduzieren, stehen monolithische integrierte GaN-Leistungsstufenschaltkreise zur Verfügung [7]. In Abbildung 7 ist ein Blockdiagramm und ein tatsächliches Chipfoto eines monolithischen GaN-Leistungsstufen-ICs dargestellt. Der experimentell gemessene Wirkungsgrad dieser monolithischen integrierten Schaltung, dargestellt in Abbildung 8, wird mit einer diskreten Schaltung verglichen, die eGaN®-Transistoren mit demselben Einschaltwiderstand verwendet und von einem uPI angesteuert wird Halbleiter uP1966 Si-Halbbrücken-Treiber-IC [7] in optimalem Layout. Die Vorteile der reduzierten Leistungsschleifen- und Gateschleifeninduktivitäten im GaN-IC werden deutlich, da der Gesamteffizienzgewinn durch die Integration bei 1 MHz in einem Standard-Abwärtswandler erheblich ist.
Abbildung 7: Blockdiagramm für die monolithische Leistungsstufe (a) und das Chipfoto (b)
Abbildung 8: Effizienzvergleich zwischen der monolithischen GaN-Leistungsstufe (grün) und der extern angesteuerten äquivalenten Lösung mit diskreten GaN-Transistoren (blau) in einem 48-V-12-V-Abwärtswandler bei 1 MHz (durchgezogene Linien) und 2.5 MHz (gestrichelte Linien) . Das schwarze „X“ ist das am besten gemeldete MOSFET Leistung bei 1 MHz.
Zusammenfassung
Ein effizientes Schaltungslayout minimiert die Leiterplattenfläche, reduziert die verschwenderische Verlustleistung aufgrund langsamerer Schaltgeschwindigkeiten, die durch parasitäre Induktivitäten begrenzt sind, und verbessert die Systemzuverlässigkeit aufgrund reduzierter Spannungsüberschreitungen. Layout-Parasiten, die bei der Verwendung von GaN-Transistoren wichtig sind, wurden diskutiert. nämlich die Common-Source-Induktivität, die Hochfrequenz-Leistungsschleifeninduktivität und die Gate-Schleifeninduktivität.
Es wurden verschiedene Methoden zur Minimierung dieser leistungshemmenden Parasiten überprüft, beginnend mit dem grundlegendsten Einzeltransistor über einen vollständigen monolithischen GaN-Leistungsstufen-IC. In zukünftigen Artikeln werden die in diesem Artikel diskutierten Layouttechniken weiterentwickelt, um das optimale Design von Wärmemanagementsystemen und die Erstellung von Systemen mit niedriger EMI zu zeigen, alle mit modernen GaN-Transistoren und ICs im Chip-Maßstab.