질화 갈륨 (GaN) 트랜지스터는 10 년 이상 양산되어 왔습니다. 출시 초기 몇 년 동안 새로운 장치의 빠른 스위칭 속도 – 기존 Si보다 최대 10 배 빠름 MOSFET – 설계자가 GaN FET를 사용하는 주된 이유였습니다.
개요
GaN 장치의 가격은 이끼, 다양한 장치의 확장과 함께 전압 컴퓨터 용 DC-DC 컨버터, 로봇 용 모터 드라이브, e- 모빌리티 자전거 및 스쿠터와 같은 주류 애플리케이션에서 훨씬 더 폭 넓은 수용이 이루어졌습니다. 얼리 어답터로부터 얻은 경험은 나중에 GaN 세계에 진입 한 사람들이 더 빨리 생산에 들어갈 수있는 길을 이끌었습니다.
이 기사는 전력 시스템 설계자가 최저 비용으로 GaN 기반 설계를 최대한 활용하는 데 도움이 될 수있는 세 가지 주제에 대해 설명하는 일련의 기사 중 첫 번째 기사입니다. 세 가지 주제는 다음과 같습니다. (1) 레이아웃 고려 사항; (2) 최대 전력 처리를위한 열 설계; 그리고 (3) 최저 비용을위한 EMI 감소 기술.
GaN의 높은 스위칭 속도로 인한 기생 인덕턴스
노화 전력보다 높은 주파수에서 GaN 사용 이끼 전력 변환에서 기생 인덕턴스의 저하 효과에 주목했습니다. 회로 [1]. 이 인덕턴스는 EMI 생성을 줄이면서 GaN의 초고속 스위칭 기능의 모든 이점을 추출하는 것을 방해합니다. 전력 변환기의 약 80%에 사용되는 하프 브리지 구성의 경우 기생 인덕턴스의 두 가지 주요 소스는 다음과 같습니다. (1) 고주파 버스와 함께 두 개의 전력 스위칭 장치에 의해 형성된 고주파 전력 루프 콘덴서 (2) 게이트 드라이버, 전력 장치 및 고주파수 게이트 드라이브 커패시터로 구성된 게이트 드라이브 루프. 공통 소스 인덕턴스(CSI)는 게이트 루프와 전력 루프 모두에 공통적인 루프 인덕턴스 부분으로 정의됩니다. 이는 그림 1의 화살표로 표시됩니다.
그림 1 : 점선 원으로 표시된 공통 소스 인덕턴스가있는 전력 및 게이트 드라이브 루프를 보여주는 하프 브리지 전력 단의 개략도
기생 인덕턴스 최소화
모든 기생 인덕턴스의 최소화는 고속 전력 장치의 레이아웃을 고려할 때 매우 중요합니다. 모두 줄일 수는 없습니다 구성 요소들 따라서 공통 소스 인덕턴스에서 시작하여 전력 루프 인덕턴스, 마지막으로 게이트 루프 인덕턴스로 시작하여 중요한 순서로 해결해야합니다.
높은전압 PQFN(Power Quad Flat 리드 없음) 이끼 패키지의 경우 별도의 게이트-리턴 소스 핀이 필요하다는 것은 잘 알려져 있으며 고전압 GaN PQFN 구조에서도 구현됩니다[2,3]. 이러한 별도의 핀을 사용할 수 있는 경우 게이트 드라이브 루프와 전원 루프는 패키지 내에서 분리되므로 외부에 연결하는 방법에 세심한 주의를 기울여야 합니다.
공통 소스 인덕턴스의 감소는 게이트 루프 외부로 밀려나는 외부 소스 인덕턴스의 희생으로 발생합니다. 이 외부 인덕턴스는 공통 소스 인덕턴스가 제거되면 장치의 속도가 향상되어 접지 바운스를 증가시킬 수 있습니다 [4].
향상 모드 GaN 트랜지스터는 LGA (Land Grid Array) 또는 BGA (Ball Grid Array) 형식의 터미널이있는 WLCSP (Wafer Level Chip-Scale Package)로 제공됩니다. 이러한 디바이스 중 일부는 별도의 게이트-리턴 소스 핀을 제공하지 않고 그림 2에 표시된 것처럼 매우 낮은 인덕턴스 연결을 제공합니다. 이러한 패키지의 총 패키지 인덕턴스는 종종 100pH 미만입니다. 이는 인덕턴스의 모든 구성 요소를 크게 줄여 모든 인덕턴스 관련 문제를 줄입니다. 이러한 LGA 및 BGA 패키지는 게이트 루프와 전력 루프 모두에 대해 "스타"연결 지점으로 작동하도록 게이트에 가장 가까운 소스 패드를 할당하여 전용 게이트 리턴 핀 또는 바가 제공된 패키지와 동일한 방식으로 처리 할 수 있습니다. 그런 다음 그림 2와 같이 전류가 반대 또는 직교 방향으로 흐르도록하여 게이트 및 전력 루프의 레이아웃을 분리합니다.
그림 2 : 공통 소스 인덕턴스를 최소화하는 디바이스 전류 흐름의 방향을 보여주는 LGA (a) 및 BGA (b) 형식의 GaN 트랜지스터
루프를 구성하는 개별 요소의 인덕턴스 (예 : 커패시터 ESL, 장치 리드 인덕턴스 및 PCB 상호 연결 인덕턴스)가 중요하므로 설계자는 전체 루프 인덕턴스를 최소화하는 데 집중해야합니다. 루프의 인덕턴스는 내부에 저장된 자기 에너지에 의해 결정되기 때문에 자기장 자체 취소를 유도하기 위해 인접한 도체 간의 커플 링을 사용하여 전체 루프 인덕턴스를 더욱 최소화 할 수 있습니다.
소자의 한쪽에 드레인 및 소스 단자를 인터리빙하면 자기장 자체 취소를 통해 전체 인덕턴스를 감소시키는 반대 전류가있는 여러 개의 작은 루프가 생성됩니다. 이는 그림 3 (a)에 표시된 PCB 트레이스뿐만 아니라 그림 3 (b)에 표시된 수직 솔더 연결 및 층간 연결 비아에도 해당됩니다. 여러 개의 작은 자기장 제거 루프가 형성되면 총 자기 에너지와 인덕턴스가 크게 감소합니다 [5].
그림 3: 교류 전류 흐름을 보여주는 PCB에 장착된 LGA GaN 트랜지스터 (a) 평면도 (b) 측면도
부분 루프 인덕턴스의 추가 감소는 드레인 및 소스 전류 모두를 중심선에서 디바이스의 양쪽으로 가져오고 자기장 상쇄 효과를 복제함으로써 가능합니다. 이는 각 도체의 전류를 줄여서 저장되는 에너지를 추가로 줄여서 작동하며, 전류 경로가 짧을수록 인덕턴스가 낮아집니다.
기존의 전력 루프 설계
전력 루프 인덕턴스 최소화가 실제 레이아웃에서 어떻게 실현 될 수 있는지 알아보기 위해 비교를 위해 전력 루프에 대한 두 가지 기존 접근 방식이 제시됩니다. 이 두 가지 접근 방식을 각각 "측면"및 "수직"이라고합니다.
측면 전력 루프 설계
측면 레이아웃은 입력 커패시터와 장치를 PCB의 같은 면에 가깝게 배치하여 고주파 전력 루프 영역을 최소화합니다. 이 설계의 고주파수 루프는 PCB의 동일한 면에 포함되어 있으며 전력 루프가 단일 PCB 레이어에서 측면으로 흐르기 때문에 측면 전력 루프로 간주됩니다. LGA 트랜지스터 설계를 사용한 측면 레이아웃의 예가 그림 4에 나와 있습니다. 이 그림에서는 고주파수 루프가 강조 표시되어 있습니다.
그림 4: LGA GaN 트랜지스터 기반의 기존 측면 전력 루프 변환기: (a) 평면도 (b) 측면도
기생 인덕턴스를 줄이기 위해서는 루프의 물리적 크기를 최소화하는 것이 중요하지만 내부 레이어의 설계도 중요합니다. 측면 전력 루프 설계의 경우 첫 번째 내부 층이 "차폐 층"역할을합니다. 이 레이어는 고주파 전력 루프에 의해 생성 된 필드로부터 내부 회로를 보호하는 데 중요한 역할을합니다. 전력 루프는 전력 루프와 반대 방향으로 흐르는 차폐 층에 전류를 유도하는 자기장을 생성합니다. 차폐 층의 전류는 원래 전력 루프의 자기장에 대응하는 자기장을 생성합니다. 최종 결과는 기생 전력 루프 인덕턴스의 감소로 변환되는 자기장의 상쇄입니다.
전력 루프에 매우 근접한 완전한 차폐 평면이 있으면 측면 레이아웃에 대해 가장 낮은 전력 루프 인덕턴스를 얻을 수 있습니다. 이 접근 방식은 전력 루프에서 첫 번째 내부 층에 포함 된 차폐 층까지의 거리에 크게 의존합니다 [6]. 상위 XNUMX 개 레이어가 근접해있는 한 고주파 루프 인덕턴스는 전체 보드 두께에 거의 의존하지 않습니다.
수직 전력 루프 설계
그림 5에 표시된 두 번째 기존 레이아웃은 입력을 배치합니다. 커패시터 물리적 루프 크기를 최소화하기 위해 커패시터는 장치 바로 아래에 위치하며 PCB 반대쪽에 트랜지스터가 있습니다. 루프가 비아를 사용하여 PCB를 통해 수직으로 연결되므로 이를 수직 전력 루프라고 합니다. 그림 5의 LGA 트랜지스터 설계에는 수직 전력 루프가 강조되어 있습니다.
그림 5: LGA 트랜지스터 기반 컨버터의 기존 수직 전력 루프: (a) 평면도 (b) 하단도 (c) 측면도
이 디자인의 경우 수직 구조로 인해 차폐 층이 없습니다. 수직 전력 루프는 자기장 자체 제거 방법 (전류가 반대 방향으로 흐르는)을 사용하여 차폐 평면을 사용하는 것과 달리 인덕턴스를 줄입니다.
PCB 레이아웃의 경우 보드 두께는 일반적으로 보드 상단 및 하단에있는 트레이스의 수평 길이보다 훨씬 얇습니다. 보드 두께가 감소함에 따라 루프의 면적은 측면 전력 루프에 비해 상당히 줄어들고, 상단 및 하단 레이어에서 반대 방향으로 흐르는 전류가 자기장 자체 제거를 제공하기 시작합니다. 수직 전력 루프가 가장 효과적이려면 보드 두께를 최소화해야합니다.
전력 루프 최적화
감소 된 루프 크기의 이점을 제공하고 자기장 자체 제거 기능이 있으며 보드 두께와 무관 한 인덕턴스를 가지며 단면 구성 요소 PCB 설계이며 다층 구조에 대해 높은 효율을 제공하는 개선 된 레이아웃 기술은 다음과 같습니다. 이 설계는 그림 6 (b)에 표시된 첫 번째 내부 레이어를 전력 루프 복귀 경로로 사용합니다. 이 복귀 경로는 그림 6 (a)에 표시된 것처럼 최상위 계층의 전력 루프 바로 아래에 있습니다. 이 포지셔닝은 자기장 자체 취소와 결합 된 가장 작은 물리적 루프 영역을 달성합니다. 그림 6 (c)에 표시된 측면도는 다층 PCB 구조에서 로우 프로파일 자기장 자체 취소 루프를 생성하는 개념을 보여줍니다.
그림 6: LGA 트랜지스터 기반 컨버터를 위한 최적의 전력 루프: (a) 평면도 (b) 내부 레이어 1의 평면도 (c) 측면도
이 개선된 레이아웃은 입력을 커패시터 양극 입력 전압 단자는 상단 트랜지스터의 드레인 연결 옆에 위치합니다. GaN 장치는 측면 및 수직 전력 루프 케이스와 같은 배열로 위치합니다. 인터리빙된 인덕터 노드와 접지 비아는 동기 정류기 트랜지스터의 하단에 복제됩니다.
인터리브된 비아는 세 가지 이점을 제공합니다. • 전류가 반대 방향으로 흐르는 비아를 인터리빙하면 자기 에너지 저장이 줄어들고 자기장 상쇄를 생성하는 데 도움이 됩니다. 이는 와류 및 근접 효과를 감소시켜 AC 전도 손실을 감소시킵니다. • 하부 트랜지스터 아래에 위치한 비아는 트랜지스터 환류 기간 동안 저항과 이에 따른 전도 손실을 줄입니다. • 비아는 열 확산 저항을 줄여 효율성과 전력 처리 능력을 향상시킵니다.
기존 설계와 최적 설계의 특성을 표 1에서 비교합니다. 측면 루프 수직 루프 최적 루프 단면 PCB 기능 있음 없음 있음 자기장 자체 상쇄 없음 있음 있음 보드 두께에 무관한 인덕턴스 있음 없음 있음 차폐층 필요 있음 없음 없음 표 1: 기존 및 최적의 전력 루프 설계의 특성.
기생에 대한 통합의 영향
GaN 트랜지스터 기반 설계의 기생 인덕턴스를 더욱 줄이기 위해 모놀리식 GaN 전력단 집적 회로를 사용할 수 있습니다[7]. 그림 7에는 모놀리식 전력 스테이지 GaN IC의 블록 다이어그램과 실제 칩 사진이 나와 있습니다. 그림 8에 표시된 이 모놀리식 집적 회로의 실험적으로 측정된 효율은 동일한 온저항을 갖고 uPI로 구동되는 eGaN® 트랜지스터를 사용하는 개별 회로와 비교됩니다. 반도체 최적의 레이아웃을 갖춘 uP1966 Si 하프 브리지 드라이버 IC[7]. 통합으로 인한 전체 효율 이득이 표준 벅 컨버터의 1MHz에서 상당하므로 GaN IC에서 감소된 전력 루프 및 게이트 루프 인덕턴스의 이점은 분명해집니다.
그림 7 : 모 놀리 식 전력 단 (a) 및 칩 사진 (b)의 블록 다이어그램
그림 8: 48MHz(실선) 및 12MHz(점선)에서 1V – 2.5V 벅 컨버터의 모놀리식 GaN 전력 스테이지(녹색)와 외부 구동 등가 개별 GaN 트랜지스터(파란색) 솔루션 간의 효율성 비교 . 검은색 "X"가 가장 잘 보고된 것입니다. 이끼 1MHz 성능.
요약
효율적인 회로 레이아웃은 PCB 면적을 최소화하고, 기생 인덕턴스에 의해 제한되는 느린 스위칭 속도로 인한 낭비적인 전력 손실을 줄이고, 전압 오버 슈트 감소로 인한 시스템 신뢰성을 향상시킵니다. GaN 트랜지스터를 사용할 때 중요한 레이아웃 기생에 대해 논의했습니다. 즉, 공통 소스 인덕턴스, 고주파 전력 루프 인덕턴스 및 게이트 루프 인덕턴스입니다.
이러한 성능 억제 기생을 최소화하는 몇 가지 방법이 검토되었으며, 완전한 모 놀리 식 GaN 전력 스테이지 IC를 통해 가장 기본적인 단일 트랜지스터부터 시작했습니다. 이 기사에서 논의되는 레이아웃 기술은 최신 칩 규모의 GaN 트랜지스터 및 IC를 사용하여 최적의 열 관리 시스템 설계와 낮은 EMI 시스템을 생성하는 방법을 보여주기 위해 구축 될 것입니다.