Os transistores de nitreto de gálio (GaN) estão em produção em massa há mais de 10 anos. Em seus primeiros anos de disponibilidade, a velocidade de comutação rápida dos novos dispositivos - até 10 vezes mais rápida do que o venerável Si MOSFET - foi a principal razão para os designers usarem GaN FETs.
Introdução
Como o preço dos dispositivos GaN normalizou com o mosfet, juntamente com a expansão de uma ampla gama de dispositivos com diferentes Voltagem classificações e capacidades de manuseio de energia, uma aceitação muito mais ampla foi percebida em aplicações convencionais, como conversores DC-DC para computadores, drives de motor para robôs e bicicletas e scooters e-mobilidade. A experiência adquirida com os primeiros usuários abriu caminho para que os participantes posteriores do mundo do GaN entrassem em produção com mais rapidez.
Este artigo é o primeiro de uma série de artigos que discutem três tópicos que podem ajudar os projetistas de sistemas de energia a obter o máximo de seus projetos baseados em GaN com o menor custo. Os três tópicos são: (1) considerações de layout; (2) projeto térmico para manipulação de potência máxima; e, (3) técnicas de redução de EMI para o menor custo.
Indutância parasitária devido à alta velocidade de comutação de GaN
O uso de GaN em frequências mais altas do que o poder de envelhecimento mosfet é capaz destacou os efeitos degradantes da indutância parasita em uma conversão de energia o circuito [1]. Esta indutância dificulta a extração de todos os benefícios dos recursos de comutação extra-rápido do GaN com geração reduzida de EMI. Para uma configuração de meia ponte, usada em cerca de 80% dos conversores de potência, as duas principais fontes de indutância parasita são; (1) o circuito de energia de alta frequência formado pelos dois dispositivos de comutação de energia junto com o barramento de alta frequência capacitor e, (2) o circuito de acionamento de porta formado pelo acionador de porta, dispositivo de energia e capacitor de acionamento de porta de alta frequência. A indutância de fonte comum (CSI) é definida pela parte da indutância do loop que é comum ao loop de porta e ao loop de potência. É indicado pelas setas na Figura 1.
Figura 1: Esquema de um estágio de alimentação de meia ponte mostrando os loops de alimentação e de gate com indutância de fonte comum mostrada em círculos pontilhados
Minimizando a indutância parasitária
A minimização de todas as indutâncias parasitas é vital quando se considera o layout de dispositivos de energia de alta velocidade. Não é possível reduzir todos componentes de indutância igualmente e, portanto, eles devem ser tratados em ordem de importância, começando com indutância de fonte comum, em seguida, indutância de loop de potência e, por último, indutância de loop de porta.
Para alto-Voltagem PQFN (Power Quad Flat sem chumbo) mosfet pacotes, a necessidade de um pino de fonte de retorno de porta separado é bem conhecida e também é implementada em estruturas GaN PQFN de alta tensão [2,3]. Quando esses pinos separados estão disponíveis, o circuito de acionamento do portão e o circuito de alimentação são separados dentro do pacote e deve-se tomar extremo cuidado na forma como eles são conectados externamente.
A redução na indutância da fonte comum ocorre às custas da indutância da fonte externa, empurrada para fora do loop de porta. Esta indutância externa pode levar a um salto de terra aumentado devido à velocidade aprimorada do dispositivo, uma vez que a indutância da fonte comum é removida [4].
Os transistores GaN de modo de aprimoramento estão disponíveis em um pacote Wafer Level Chip-Scale Package (WLCSP) com terminais em um formato Land Grid Array (LGA) ou Ball Grid Array (BGA). Alguns desses dispositivos não oferecem um pino de fonte de retorno de porta separado, mas um número de conexões de indutância muito baixa, conforme mostrado na Figura 2. A indutância total do pacote desses pacotes é frequentemente inferior a 100 pH. Isso reduz muito todos os componentes da indutância e, portanto, reduz todos os problemas relacionados à indutância. Esses pacotes LGA e BGA podem ser tratados da mesma maneira que aqueles fornecidos com um pino de retorno de porta dedicado ou barra, alocando os pads de origem mais próximos da porta para atuar como o ponto de conexão "estrela" para o loop de porta e o loop de alimentação. O layout da porta e os loops de energia são então separados fazendo com que as correntes fluam em direções opostas ou ortogonais, conforme mostrado na Figura 2.
Figura 2: Transistores GaN nos formatos LGA (a) e BGA (b) mostrando a direção do fluxo de corrente do dispositivo que minimiza a indutância de fonte comum
Enquanto minimiza a indutância dos elementos individuais que compõem o circuito (ou seja, ESL do capacitor, indutância do cabo do dispositivo e PCB indutância de interconexão) é importante, os projetistas também devem se concentrar em minimizar a indutância total do circuito. Como a indutância do circuito é determinada pela energia magnética que é armazenada dentro, é possível minimizar ainda mais a indutância geral do circuito usando o acoplamento entre condutores adjacentes para induzir o autocancelamento do campo magnético.
Ao intercalar os terminais de dreno e fonte em um lado do dispositivo, uma série de pequenos loops com correntes opostas são gerados que diminuirão a indutância geral por meio do autocancelamento do campo magnético. Isso não é verdade apenas para os traços de PCB mostrados na Figura 3 (a), mas também para as conexões de solda verticais e as vias de conexão entre camadas mostradas na Figura 3 (b). Com vários pequenos loops de cancelamento de campo magnético formados, a energia magnética total e, portanto, a indutância, é significativamente reduzida [5].
Figura 3: Transistor LGA GaN montado em uma PCB mostrando fluxo de corrente alternada (a) vista superior (b) vista lateral
Uma redução adicional na indutância do loop parcial é possível trazendo as correntes de dreno e de fonte em ambos os lados do dispositivo a partir da linha de centro e duplicando o efeito de cancelamento do campo magnético. Isso funciona reduzindo a corrente em cada condutor, reduzindo ainda mais a energia armazenada, e o caminho de corrente mais curto produz uma indutância mais baixa.
Projetos convencionais de loop de energia
Para ver como a minimização da indutância do loop de potência pode ser realizada em um layout real, duas abordagens convencionais para malhas de potência são apresentadas para comparação. Essas duas abordagens serão chamadas de “lateral” e “vertical”, respectivamente.
Design de Loop de Força Lateral
O layout lateral coloca os capacitores de entrada e os dispositivos no mesmo lado da PCB, próximos para minimizar a área do circuito de energia de alta frequência. O circuito de alta frequência para este projeto está contido no mesmo lado da placa de circuito impresso e é considerado um circuito de alimentação lateral, uma vez que o circuito de alimentação flui lateralmente em uma única camada da placa de circuito impresso. Um exemplo de layout lateral usando um design de transistor LGA é mostrado na Figura 4. O loop de alta frequência é destacado nesta figura.
Figura 4: Loop de alimentação lateral convencional para LGA GaN baseado em transistor conversor: (a) vista superior (b) vista lateral
Embora minimizar o tamanho físico do loop seja importante para reduzir a indutância parasitária, o design das camadas internas também é crítico. Para o projeto do circuito de alimentação lateral, a primeira camada interna serve como uma "camada de proteção". Essa camada desempenha um papel crítico na proteção dos circuitos internos dos campos gerados pelo loop de energia de alta frequência. O loop de energia gera um campo magnético que induz uma corrente na camada de blindagem que flui na direção oposta ao loop de energia. A corrente na camada de escudo gera um campo magnético para neutralizar o campo magnético do circuito de energia original. O resultado final é o cancelamento dos campos magnéticos que se traduz em uma redução na indutância do circuito de energia parasita.
Ter um plano de blindagem completo próximo ao circuito de alimentação produz a menor indutância do circuito de alimentação para o layout lateral. Esta abordagem é fortemente dependente da distância do loop de energia à camada de blindagem contida na primeira camada interna [6]. Enquanto as duas camadas superiores estiverem próximas, a indutância do loop de alta frequência mostra pouca dependência da espessura total da placa.
Design de loop de energia vertical
O segundo layout convencional, mostrado na Figura 5, coloca a entrada capacitores e transistores em lados opostos da PCB, com os capacitores localizados diretamente abaixo dos dispositivos para minimizar o tamanho do loop físico. Isso é chamado de loop de energia vertical porque o loop é conectado verticalmente através da PCB usando vias. O projeto do transistor LGA da Figura 5 tem o circuito de alimentação vertical destacado.
Figura 5: Loop de potência vertical convencional para conversor baseado em transistor LGA: (a) vista superior (b) vista inferior (c) vista lateral
Para este projeto, não há camada de escudo devido à sua estrutura vertical. O loop de energia vertical usa um método de autocelhamento de campo magnético (com correntes fluindo em direções opostas) para reduzir a indutância, em oposição ao uso de um plano de proteção.
Para o layout PCB, a espessura da placa é geralmente muito mais fina do que o comprimento horizontal dos traços nas partes superior e inferior da placa. À medida que a espessura da placa diminui, a área do loop encolhe significativamente em comparação com o loop de energia lateral e a corrente fluindo em direções opostas nas camadas superior e inferior começa a fornecer autocancelamento do campo magnético. Para que um circuito de alimentação vertical seja mais eficaz, a espessura da placa deve ser minimizada.
Otimizando o Power Loop
Uma técnica de layout aprimorada que fornece os benefícios de tamanho de loop reduzido, tem auto-cancelamento de campo magnético, tem indutância que é independente da espessura da placa, é um projeto de PCB de componente unilateral e produz alta eficiência para uma estrutura de múltiplas camadas, é mostrado na Figura 6. O projeto utiliza a primeira camada interna, mostrada na Figura 6 (b), como o caminho de retorno do circuito de alimentação. Esse caminho de retorno está localizado diretamente abaixo do loop de alimentação da camada superior, conforme mostrado na Figura 6 (a). Este posicionamento atinge a menor área de loop físico combinada com o autocancelamento do campo magnético. A vista lateral, mostrada na Figura 6 (c), ilustra o conceito de criação de um circuito de autocancelamento de campo magnético de baixo perfil em uma estrutura de PCB de multicamadas.
Figura 6: Loop de potência ideal para conversor baseado em transistor LGA: (a) vista superior (b) vista superior da camada interna 1 (c) vista lateral
Esse layout aprimorado coloca a entrada capacitores próximo ao dispositivo superior, com os terminais de tensão de entrada positivos localizados próximos às conexões de dreno do transistor superior. Os dispositivos GaN estão localizados no arranjo como nas caixas de circuito de energia lateral e vertical. O nó indutor intercalado e as vias de aterramento são duplicados na parte inferior do transistor retificador síncrono.
Essas vias intercaladas oferecem três vantagens: • A intercalação das vias com corrente fluindo em direção oposta reduz o armazenamento de energia magnética e ajuda a gerar cancelamento de campo magnético. Isso resulta na redução dos efeitos de redemoinho e proximidade, reduzindo assim as perdas de condução CA. • As vias localizadas abaixo do transistor inferior reduzem a resistência e as perdas de condução que as acompanham durante o período de roda livre do transistor. • As vias reduzem a resistência à propagação térmica, aumentando assim a eficiência e o manuseio de energia.
As características dos projetos convencional e ideal são comparadas na Tabela 1. Loop lateral Loop vertical Loop ideal Capacidade de PCB de um lado Sim Não Sim Autocancelamento de campo magnético Não Sim Sim Indutância independente da espessura da placa Sim Não Sim Camada de blindagem necessária Sim Não Não Tabela 1: Características dos projetos de malha de potência convencional e ideal.
Impacto da integração em parasitas
Para reduzir ainda mais a indutância parasita de projetos baseados em transistores GaN, circuitos integrados monolíticos de estágio de potência GaN estão disponíveis [7]. Na Figura 7, é mostrado um diagrama de blocos e uma foto real do chip de um estágio de potência monolítico GaN IC. A eficiência medida experimentalmente deste circuito integrado monolítico, mostrado na Figura 8, é comparada com um circuito discreto usando transistores eGaN® com a mesma resistência e acionado por um uPI Semicondutores IC de driver de meia ponte uP1966 Si [7] em um layout ideal. As vantagens das indutâncias reduzidas do loop de potência e do loop de porta no GaN ic tornam-se claras, pois o ganho geral de eficiência da integração é significativo a 1 MHz em um conversor Buck padrão.
Figura 7: Diagrama de blocos para o estágio de potência monolítica (a) e foto do chip (b)
Figura 8: Comparação de eficiência entre o estágio de potência GaN monolítico (verde) e a solução de transistores GaN discretos equivalentes acionados externamente (azul) em um conversor Buck de 48 V – 12 V a 1 MHz (linhas sólidas) e 2.5 MHz (linhas tracejadas) . O “X” preto é o melhor relatado mosfet desempenho em 1 MHz.
Resumo
Um layout de circuito eficiente minimizará a área de PCB, reduzirá a dissipação de energia desperdiçada devido a velocidades de chaveamento mais lentas, que são limitadas por indutâncias parasitas, e aumentará a confiabilidade do sistema devido ao excesso de tensão reduzido. Parasitas de layout que são importantes ao usar transistores GaN foram discutidos; a saber, a indutância de fonte comum, a indutância do circuito de energia de alta frequência e a indutância do circuito de porta.
Vários métodos para minimizar esses parasitas inibidores de desempenho foram revisados, começando com o transistor único mais básico até um IC de estágio de potência GaN monolítico completo. Em artigos futuros, as técnicas de layout discutidas neste artigo serão desenvolvidas para mostrar o projeto ideal de sistemas de gerenciamento térmico e como criar sistemas de baixo EMI, todos com transistores e CIs GaN modernos em escala de chip.