窒化ガリウム（GaN）トランジスタは、10年以上にわたって大量生産されています。 可用性の最初の数年間で、新しいデバイスの高速スイッチング速度–由緒あるSiの最大10倍の速度 MOSFET –設計者がGaNFETを使用する主な理由でした。
概要
で正規化されたGaNデバイスの価格設定として モスフェット、さまざまなデバイスの幅広い拡張と相まって 電圧 定格と電力処理機能により、コンピューター用のDC-DCコンバーター、ロボット用のモータードライブ、e-モビリティバイクやスクーターなどの主流のアプリケーションで、はるかに幅広い受け入れが実現しました。 初期の採用者から得られた経験は、GaNの世界への後の参入者がより早く生産に入る道を導いてきました。
この記事は、電力システムの設計者が最小のコストでGaNベースの設計を最大限に活用するのに役立つ1つのトピックについて説明する一連の記事の最初の記事です。 2つのトピックは次のとおりです。（3）レイアウトの考慮事項。 （XNUMX）最大の電力処理のための熱設計。 （XNUMX）低コストのためのEMI削減技術。
GaNの高いスイッチング速度による寄生インダクタンス
エージング電力よりも高い周波数での GaN の使用 モスフェット は、電力変換における寄生インダクタンスの劣化影響にスポットライトを当てました。 回路 [1]。このインダクタンスは、EMI の発生を低減して GaN の超高速スイッチング機能の利点を最大限に引き出すことを妨げます。電力コンバータの約 80% で使用されているハーフブリッジ構成の場合、寄生インダクタンスの主な原因は次の 1 つです。 (XNUMX) XNUMX つの電力スイッチング デバイスと高周波バスによって形成される高周波電力ループ コンデンサ (2) ゲート ドライバ、パワー デバイス、および高周波ゲート駆動コンデンサによって形成されるゲート駆動ループ。共通ソース インダクタンス (CSI) は、ゲート ループとパワー ループの両方に共通するループ インダクタンスの部分によって定義されます。それは図 1 の矢印で示されています。
図1：点線の円で示されているソース接地インダクタンスを持つ電源およびゲートドライブループを示すハーフブリッジパワーステージの回路図
寄生インダクタンスの最小化
高速パワーデバイスのレイアウトを検討する際には、すべての寄生インダクタンスを最小限に抑えることが重要です。 すべてを減らすことはできません コンポーネント したがって、共通のソースインダクタンスから始めて、電源ループインダクタンス、最後にゲートループインダクタンスの順に、重要度の高い順に対処する必要があります。
高い場合には、電圧 PQFN (パワークワッドフラット リードなし) モスフェット パッケージでは、別個のゲート-リターン ソース ピンが必要であることはよく知られており、高電圧 GaN PQFN 構造にも実装されています [2,3、XNUMX]。これらの個別のピンが使用可能な場合、ゲート駆動ループと電力ループがパッケージ内で分離され、それらが外部でどのように接続されるかについて細心の注意を払う必要があります。
ソース接地インダクタンスの減少は、ゲートループの外側に押し出される外部ソースインダクタンスを犠牲にして行われます。 この外部インダクタンスは、ソース接地インダクタンスが除去されるとデバイスの速度が向上するため、グランドバウンスの増加につながる可能性があります[4]。
拡張モードGaNトランジスタは、Land Grid Array（LGA）またはBall Grid Array（BGA）形式の端子を備えたウェーハレベルチップスケールパッケージ（WLCSP）で利用できます。 これらのデバイスの中には、個別のゲートリターンソースピンを提供しないものもありますが、図2に示すように、非常に低いインダクタンス接続がいくつかあります。これらのパッケージの合計パッケージインダクタンスは、多くの場合100pH未満です。 これにより、インダクタンスのすべてのコンポーネントが大幅に削減され、インダクタンスに関連するすべての問題が軽減されます。 これらのLGAおよびBGAパッケージは、ゲートに最も近いソースパッドをゲートループと電源ループの両方の「スター」接続ポイントとして機能するように割り当てることにより、専用のゲートリターンピンまたはバーを備えたパッケージと同じように扱うことができます。 次に、図2に示すように、電流を反対方向または直交方向に流すことにより、ゲートループと電源ループのレイアウトを分離します。
図2：ソース接地インダクタンスを最小化するデバイス電流の流れの方向を示すLGA（a）およびBGA（b）形式のGaNトランジスタ
ループを構成する個々の要素のインダクタンスを最小限に抑えながら（つまり、コンデンサESL、デバイスのリードインダクタンス、および PCB 相互接続インダクタンス）は重要です。設計者は、ループの総インダクタンスを最小化することにも焦点を当てる必要があります。 ループのインダクタンスは内部に蓄積された磁気エネルギーによって決定されるため、隣接する導体間の結合を使用して磁場の自己キャンセルを誘発することにより、ループ全体のインダクタンスをさらに最小化することができます。
デバイスの片側のドレイン端子とソース端子をインターリーブすることにより、反対の電流を持つ多数の小さなループが生成され、磁場の自己キャンセルによって全体のインダクタンスが減少します。 これは、図3（a）に示すPCBトレースだけでなく、図3（b）に示す垂直はんだ接続と層間接続ビアにも当てはまります。 複数の小さな磁場キャンセルループが形成されると、総磁気エネルギー、したがってインダクタンスが大幅に減少します[5]。
図 3: PCB に実装された LGA GaN トランジスタの交流の流れを示す (a) 上面図 (b) 側面図
デバイスの両側のドレイン電流とソース電流の両方を中心線から引き出し、磁場キャンセル効果を複製することにより、部分ループインダクタンスをさらに低減することができます。 これは、各導体の電流を減らすことで機能し、蓄積されるエネルギーをさらに減らし、電流経路が短いほどインダクタンスが低くなります。
従来のパワーループ設計
パワーループインダクタンスの最小化を実際のレイアウトでどのように実現できるかを確認するために、パワーループに対するXNUMXつの従来のアプローチを比較のために示します。 これらのXNUMXつのアプローチは、それぞれ「横方向」および「垂直方向」と呼ばれます。
ラテラルパワーループ設計
横型レイアウトでは、入力コンデンサとデバイスが PCB の同じ側に近接して配置され、高周波電力ループの面積が最小限に抑えられます。この設計の高周波ループは PCB の同じ側に含まれており、電力ループは単一の PCB 層上を横方向に流れるため、横方向電力ループとみなされます。 LGA トランジスタ設計を使用した横方向のレイアウトの例を図 4 に示します。この図では高周波ループが強調表示されています。
図 4: LGA GaN トランジスタベースの従来の横型パワー ループ コンバータ: (a) 上面図 (b) 側面図
寄生インダクタンスを低減するには、ループの物理サイズを最小化することが重要ですが、内層の設計も重要です。 ラテラルパワーループ設計の場合、最初の内層は「シールド層」として機能します。 この層は、高周波電力ループによって生成されるフィールドから内部回路をシールドする上で重要な役割を果たします。 パワーループは、パワーループと反対方向に流れるシールド層に電流を誘導する磁場を生成します。 シールド層の電流は、元のパワーループの磁場を打ち消すために磁場を生成します。 最終的な結果は、寄生パワーループインダクタンスの減少につながる磁場のキャンセルです。
パワーループのすぐ近くに完全なシールド面があると、横方向のレイアウトでパワーループのインダクタンスが最小になります。 このアプローチは、電源ループから最初の内層に含まれるシールド層までの距離に強く依存します[6]。 上部のXNUMXつの層が近接している限り、高周波ループインダクタンスはボード全体の厚さにほとんど依存しません。
垂直パワーループ設計
図 5 に示す XNUMX 番目の従来のレイアウトでは、入力 コンデンサ 物理的なループ サイズを最小限に抑えるために、コンデンサはデバイスの直下に配置され、PCB の反対側にトランジスタが配置されます。これは、ループがビアを使用して PCB を介して垂直に接続されているため、垂直電源ループと呼ばれます。図 5 の LGA トランジスタ設計では、垂直電源ループが強調表示されています。
図 5: LGA トランジスタベースのコンバータの従来の垂直電源ループ: (a) 上面図 (b) 底面図 (c) 側面図
この設計では、垂直構造のためにシールド層はありません。 垂直パワーループは、シールド面を使用するのではなく、磁場自己キャンセル法（電流が反対方向に流れる）を使用してインダクタンスを低減します。
PCBレイアウトの場合、ボードの厚さは通常、ボードの上面と下面のトレースの水平方向の長さよりもはるかに薄くなります。 ボードの厚さが減少すると、ループの面積は横方向のパワーループと比較して大幅に縮小し、上層と下層で反対方向に流れる電流が磁場の自己キャンセルを提供し始めます。 垂直パワーループを最も効果的にするには、ボードの厚さを最小限に抑える必要があります。
パワーループの最適化
ループサイズの縮小という利点を提供し、磁場の自己キャンセルを持ち、基板の厚さに依存しないインダクタンスを持ち、片面コンポーネントのPCB設計であり、多層構造で高効率を実現する改良されたレイアウト技術は、図6に示すように、この設計では、図6（b）に示す最初の内層を電源ループのリターンパスとして使用します。 このリターンパスは、図6（a）に示すように、最上層の電源ループの真下にあります。 この位置決めにより、磁場の自己キャンセルと組み合わされた最小の物理ループ領域が実現されます。 図6（c）に示す側面図は、多層PCB構造で薄型の磁場自己キャンセルループを作成する概念を示しています。
図 6: LGA トランジスタ ベースのコンバータの最適な電力ループ: (a) 上面図 (b) 内層 1 の上面図 (c) 側面図
この改善されたレイアウトにより、入力が配置されます。 コンデンサ 正の入力電圧端子は上部のトランジスタのドレイン接続の隣に配置され、上部のデバイスに近接して配置されます。 GaN デバイスは、横方向および縦方向のパワー ループの場合と同様の配置で配置されます。インターリーブされたインダクタ ノードとグランド ビアは、同期整流器トランジスタの下側に複製されます。
これらのインターリーブビアには、次の XNUMX つの利点があります。 • 逆方向に電流が流れるビアをインターリーブすることにより、磁気エネルギーの蓄積が減少し、磁界キャンセルの生成に役立ちます。これにより、渦効果と近接効果が減少し、AC 伝導損失が減少します。 • 下部トランジスタの下に配置されたビアは、トランジスタのフリーホイーリング期間中の抵抗とそれに伴う導通損失を低減します。 • ビアにより熱拡散抵抗が低減されるため、効率と電力処理が向上します。
従来の設計と最適な設計の特性を表 1 に比較します。 横方向ループ 縦方向ループ 最適なループ 片面 PCB 機能 ○ × ○ 磁界自己キャンセル × ○ ○ 基板の厚さに依存しないインダクタンス ○ × ○ シールド層が必要 ○ × ×表 1: 従来のパワー ループ設計と最適なパワー ループ設計の特徴。
寄生虫に対する統合の影響
GaN トランジスタベースの設計の寄生インダクタンスをさらに低減するために、モノリシック GaN パワーステージ集積回路が利用可能です [7]。図7に、モノリシックパワー段GaN ICのブロック図と実際のチップ写真を示します。図 8 に示すこのモノリシック集積回路の実験的に測定された効率は、同じオン抵抗を持ち uPI で駆動される eGaN® トランジスタを使用したディスクリート回路と比較されています。 半導体 uP1966 SiハーフブリッジドライバーIC[7]を最適なレイアウトで搭載。標準的な降圧コンバータでは、統合による全体的な効率のゲインが 1 MHz で大幅に向上するため、GaN IC のパワー ループとゲート ループのインダクタンスが低減されることの利点は明らかです。
図7：モノリシックパワーステージのブロック図（a）とチップ写真（b）
図 8: 48 MHz (実線) および 12 MHz (点線) での 1 V – 2.5 V 降圧コンバータにおけるモノリシック GaN パワー段 (緑) と外部駆動の等価ディスクリート GaN トランジスタ (青) ソリューションの効率比較。 黒の「X」が最もよく報告されています モスフェット 1MHzでのパフォーマンス。
まとめ
効率的な回路レイアウトは、PCB面積を最小限に抑え、寄生インダクタンスによって制限されるスイッチング速度の低下による無駄な電力損失を減らし、電圧オーバーシュートの低減によるシステムの信頼性を向上させます。 GaNトランジスタを使用するときに重要なレイアウト寄生が議論されました。 つまり、ソース接地インダクタンス、高周波パワーループインダクタンス、およびゲートループインダクタンスです。
完全なモノリシックGaNパワーステージICを介して最も基本的な単一トランジスタから始めて、これらの性能阻害寄生を最小限に抑えるためのいくつかの方法をレビューしました。 今後の記事では、この記事で説明するレイアウト手法を基に、最適な熱管理システムの設計と、すべて最新のチップスケールGaNトランジスタとICを使用した低EMIシステムの作成方法を示します。