Transistor Gallium nitride (GaN) telah diproduksi massal selama lebih dari 10 tahun. Dalam beberapa tahun pertama ketersediaannya, kecepatan peralihan yang cepat dari perangkat baru - hingga 10 kali lebih cepat daripada yang terhormat Si MOSFET - adalah alasan utama desainer menggunakan GaN FETs.
Pengantar
Saat harga perangkat GaN dinormalisasi dengan MOSFET, ditambah dengan perluasan berbagai macam perangkat dengan yang berbeda-beda tegangan Peringkat dan kemampuan penanganan daya, penerimaan yang jauh lebih luas diwujudkan dalam aplikasi utama seperti konverter DC-DC untuk komputer, penggerak motor untuk robot, dan sepeda dan skuter e-mobilitas. Pengalaman yang diperoleh dari pengguna awal telah mengarahkan para pendatang baru ke dunia GaN untuk berproduksi lebih cepat.
Artikel ini adalah yang pertama dari serangkaian artikel yang membahas tiga topik yang dapat membantu perancang sistem tenaga mencapai hasil maksimal dari desain berbasis GaN mereka dengan biaya terendah. Ketiga topik tersebut adalah: (1) pertimbangan tata letak; (2) desain termal untuk penanganan daya maksimum; dan, (3) teknik pengurangan EMI untuk biaya terendah.
Induktansi Parasit Karena Kecepatan Saklar Tinggi GaN
Penggunaan GaN pada frekuensi yang lebih tinggi dari kekuatan penuaan MOSFET mampu menyoroti efek merendahkan induktansi parasit dalam konversi daya sirkit [1]. Induktansi ini menghalangi ekstraksi manfaat penuh dari kemampuan peralihan ekstra cepat GaN dengan berkurangnya pembangkitan EMI. Untuk konfigurasi setengah jembatan, yang digunakan pada sekitar 80% konverter daya, dua sumber utama induktansi parasit adalah; (1) loop daya frekuensi tinggi yang dibentuk oleh dua perangkat sakelar daya bersama dengan bus frekuensi tinggi kapasitor dan, (2) loop penggerak gerbang yang dibentuk oleh driver gerbang, perangkat daya, dan kapasitor penggerak gerbang frekuensi tinggi. Induktansi sumber umum (CSI) ditentukan oleh bagian induktansi loop yang umum untuk loop gerbang dan loop daya. Hal ini ditunjukkan oleh panah pada Gambar 1.
Gambar 1: Skema tahap daya setengah jembatan yang menunjukkan loop daya dan penggerak gerbang dengan induktansi sumber umum yang ditunjukkan dalam lingkaran putus-putus
Meminimalkan Induktansi Parasitik
Minimisasi semua induktansi parasit sangat penting saat mempertimbangkan tata letak perangkat daya berkecepatan tinggi. Tidak mungkin mereduksi semuanya komponen induktansi sama, dan oleh karena itu, mereka harus ditangani dalam urutan kepentingan, dimulai dengan induktansi sumber umum, kemudian induktansi loop daya dan, terakhir, induktansi loop gerbang.
Untuk tinggi-tegangan PQFN (Power Quad Flat Tanpa timbal) MOSFET paket, kebutuhan akan pin sumber gerbang-kembali yang terpisah sudah diketahui dan juga diterapkan pada struktur GaN PQFN tegangan tinggi [2,3]. Jika pin terpisah ini tersedia, loop penggerak gerbang dan loop daya dipisahkan di dalam paket dan cara menghubungkannya secara eksternal harus sangat hati-hati.
Pengurangan induktansi sumber umum datang dengan mengorbankan induktansi sumber eksternal, didorong ke luar loop gerbang. Induktansi eksternal ini dapat menyebabkan peningkatan pantulan tanah karena peningkatan kecepatan perangkat setelah induktansi sumber umum dilepas [4].
Transistor GaN mode-peningkatan tersedia dalam Paket Skala Chip Tingkat Wafer (WLCSP) dengan terminal dalam format Land Grid Array (LGA) atau Ball Grid Array (BGA). Beberapa perangkat ini tidak menawarkan pin sumber gerbang-balik yang terpisah, melainkan sejumlah koneksi induktansi yang sangat rendah seperti yang ditunjukkan pada Gambar 2. Induktansi paket total dari paket-paket ini seringkali kurang dari 100 pH. Ini sangat mengurangi semua komponen induktansi, dan dengan demikian mengurangi semua masalah yang berhubungan dengan induktansi. Paket LGA dan BGA ini dapat diperlakukan dengan cara yang sama seperti paket yang disediakan dengan pin atau batang pengembalian gerbang khusus dengan mengalokasikan bantalan sumber yang paling dekat dengan gerbang untuk bertindak sebagai titik koneksi "bintang" untuk loop gerbang dan loop daya. Tata letak gerbang dan loop daya kemudian dipisahkan dengan mengalirkan arus dalam arah berlawanan atau ortogonal seperti yang ditunjukkan pada Gambar 2.
Gambar 2: Transistor GaN dalam format LGA (a) dan BGA (b) yang menunjukkan arah aliran arus perangkat yang meminimalkan induktansi sumber umum
Sambil meminimalkan induktansi elemen individu yang membentuk loop (yaitu kapasitor ESL, induktansi timbal perangkat, dan PCB induktansi interkoneksi) penting, desainer juga harus fokus pada meminimalkan induktansi loop total. Karena induktansi loop ditentukan oleh energi magnet yang disimpan di dalamnya, maka dimungkinkan untuk lebih meminimalkan induktansi loop keseluruhan dengan menggunakan kopling antara konduktor yang berdekatan untuk menginduksi pembatalan diri medan magnet.
Dengan menyisipkan saluran pembuangan dan terminal sumber di satu sisi perangkat, sejumlah loop kecil dengan arus berlawanan dihasilkan yang akan mengurangi induktansi keseluruhan melalui pembatalan sendiri medan magnet. Ini tidak hanya berlaku untuk jejak PCB yang ditunjukkan pada Gambar 3 (a), tetapi juga untuk sambungan solder vertikal dan sambungan antar-lapisan seperti yang ditunjukkan pada Gambar 3 (b). Dengan terbentuknya beberapa loop pembatalan medan magnet kecil, total energi magnetis, dan karenanya induktansi, berkurang secara signifikan [5].
Gambar 3: Transistor LGA GaN yang dipasang pada PCB menunjukkan aliran arus bolak-balik (a) tampak atas (b) tampak samping
Pengurangan lebih lanjut dalam induktansi loop parsial dimungkinkan dengan membawa arus drain dan sumber keluar di kedua sisi perangkat dari garis tengah dan menduplikasi efek pembatalan medan magnet. Ini bekerja dengan mengurangi arus di setiap konduktor, sehingga semakin mengurangi energi yang disimpan, dan jalur arus yang lebih pendek menghasilkan induktansi yang lebih rendah.
Desain Power Loop Konvensional
Untuk melihat bagaimana minimisasi induktansi loop daya dapat direalisasikan dalam tata letak yang sebenarnya, dua pendekatan konvensional untuk loop daya disajikan sebagai perbandingan. Kedua pendekatan ini masing-masing akan disebut "lateral" dan "vertikal".
Desain Power Loop Lateral
Tata letak lateral menempatkan kapasitor masukan dan perangkat pada sisi yang sama dari PCB dalam jarak yang berdekatan untuk meminimalkan area loop daya frekuensi tinggi. Loop frekuensi tinggi untuk desain ini terdapat di sisi yang sama dari PCB dan dianggap sebagai loop daya lateral, karena loop daya mengalir secara lateral pada satu lapisan PCB. Contoh tata letak lateral menggunakan desain Transistor LGA ditunjukkan pada Gambar 4. Loop frekuensi tinggi disorot dalam gambar ini.
Gambar 4: Power loop lateral konvensional berbasis transistor LGA GaN Converter: (a) tampak atas (b) tampak samping
Meskipun meminimalkan ukuran fisik loop penting untuk mengurangi induktansi parasit, desain lapisan dalam juga penting. Untuk desain power loop lateral, lapisan dalam pertama berfungsi sebagai "lapisan pelindung". Lapisan ini memainkan peran penting dalam melindungi sirkuit internal dari medan yang dihasilkan oleh loop daya frekuensi tinggi. Loop daya menghasilkan medan magnet yang menginduksi arus pada lapisan pelindung yang mengalir berlawanan arah dengan loop daya. Arus di lapisan pelindung menghasilkan medan magnet untuk melawan medan magnet loop daya asli. Hasil akhirnya adalah pembatalan medan magnet yang diterjemahkan menjadi pengurangan induktansi loop daya parasit.
Memiliki bidang pelindung lengkap di dekat loop daya menghasilkan induktansi loop daya terendah untuk tata letak lateral. Pendekatan ini sangat bergantung pada jarak dari loop daya ke lapisan pelindung yang terdapat di lapisan dalam pertama [6]. Selama dua lapisan teratas berada di dekat, induktansi loop frekuensi tinggi menunjukkan sedikit ketergantungan pada ketebalan papan total.
Desain Loop Daya Vertikal
Tata letak konvensional kedua, ditunjukkan pada Gambar 5, menempatkan input Kapasitor dan transistor di sisi berlawanan dari PCB, dengan Kapasitor terletak tepat di bawah perangkat untuk meminimalkan ukuran loop fisik. Ini disebut loop daya vertikal karena loop dihubungkan secara vertikal melalui PCB menggunakan vias. Desain Transistor LGA pada Gambar 5 memiliki loop daya vertikal yang disorot.
Gambar 5: Loop daya vertikal konvensional untuk konverter berbasis Transistor LGA: (a) tampak atas (b) tampak bawah (c) tampak samping
Untuk desain ini, tidak ada lapisan pelindung karena struktur vertikalnya. Loop daya vertikal menggunakan metode pembatalan diri medan magnet (dengan arus yang mengalir dalam arah yang berlawanan) untuk mengurangi induktansi, sebagai lawan dari penggunaan bidang pelindung.
Untuk tata letak PCB, ketebalan papan umumnya jauh lebih tipis daripada panjang horizontal jejak di sisi atas dan bawah papan. Saat ketebalan papan berkurang, area loop menyusut secara signifikan dibandingkan dengan loop daya lateral, dan arus yang mengalir dalam arah yang berlawanan di lapisan atas dan bawah mulai memberikan pembatalan diri medan magnet. Agar loop daya vertikal menjadi paling efektif, ketebalan papan harus diminimalkan.
Mengoptimalkan Power Loop
Teknik tata letak yang ditingkatkan yang memberikan manfaat ukuran loop yang diperkecil, memiliki pembatalan otomatis medan magnet, memiliki induktansi yang tidak bergantung pada ketebalan papan, merupakan desain PCB komponen satu sisi, dan menghasilkan efisiensi tinggi untuk struktur multi-lapisan, adalah ditunjukkan pada Gambar 6. Desain menggunakan lapisan dalam pertama, yang ditunjukkan pada Gambar 6 (b), sebagai jalur balik power loop. Jalur kembali ini terletak tepat di bawah loop daya lapisan atas, seperti yang ditunjukkan pada Gambar 6 (a). Pemosisian ini mencapai area loop fisik terkecil yang digabungkan dengan pembatalan otomatis medan magnet. Tampak samping, yang ditunjukkan pada Gambar 6 (c), mengilustrasikan konsep pembuatan loop selfcancelling medan magnet profil rendah dalam struktur PCB multilayer.
Gambar 6: Loop daya optimal untuk konverter berbasis Transistor LGA: (a) tampak atas (b) tampak atas lapisan dalam 1 (c) tampak samping
Tata letak yang ditingkatkan ini menempatkan input Kapasitor di dekat perangkat atas, dengan terminal tegangan masukan positif terletak di sebelah sambungan pembuangan Transistor atas. Perangkat GaN ditempatkan dalam susunan seperti pada kasus loop daya lateral dan vertikal. Node Induktor dan ground vias yang disisipkan diduplikasi di sisi bawah Transistor penyearah sinkron.
Via yang disisipkan ini memberikan tiga keuntungan: • Interleaving vias dengan arus yang mengalir dalam arah berlawanan mengurangi penyimpanan energi magnet dan membantu menghasilkan pembatalan medan magnet. Hal ini menghasilkan berkurangnya efek pusaran arus dan kedekatan, sehingga mengurangi kerugian konduksi AC. • Vias yang terletak di bawah Transistor bawah mengurangi resistensi dan kerugian konduksi yang menyertainya selama periode freewheeling transistor. • Vias mengurangi hambatan penyebaran panas, sehingga meningkatkan efisiensi dan penanganan daya.
Karakteristik desain konvensional dan optimal dibandingkan pada Tabel 1. Loop Lateral Loop Vertikal Loop Optimal Kemampuan PCB Satu Sisi Ya Tidak Ya Pembatalan Mandiri Medan Magnet Tidak Ya Ya Induktansi Tidak Tergantung pada Ketebalan Papan Ya Tidak Ya Diperlukan Lapisan Pelindung Ya Tidak Tidak Tabel 1: Karakteristik desain power loop konvensional dan optimal.
Dampak Integrasi pada Parasitik
Untuk lebih mengurangi induktansi parasit dari desain berbasis transistor GaN, tersedia sirkuit terintegrasi tahap daya GaN monolitik [7]. Pada Gambar 7, diagram blok dan foto chip sebenarnya dari IC GaN tahap daya monolitik ditampilkan. Efisiensi yang diukur secara eksperimental dari sirkuit terpadu monolitik ini, ditunjukkan pada Gambar 8, dibandingkan dengan sirkuit diskrit menggunakan transistor eGaN® dengan resistansi yang sama dan digerakkan oleh uPI Semikonduktor uP1966 Si driver setengah jembatan IC [7] dalam tata letak yang optimal. Keuntungan dari berkurangnya induktansi loop daya dan loop gerbang pada ic GaN menjadi jelas karena perolehan efisiensi keseluruhan dari integrasi signifikan pada 1 MHz dalam konverter buck standar.
Gambar 7: Diagram blok untuk tingkat daya monolitik (a) dan foto chip (b)
Gambar 8: Perbandingan efisiensi antara tahap daya GaN monolitik (hijau) dan solusi transistor GaN diskrit ekivalen yang digerakkan secara eksternal (biru) dalam konverter buck 48 V – 12 V pada 1 MHz (garis padat) dan 2.5 MHz (garis putus-putus) . "X" hitam adalah yang terbaik dilaporkan MOSFET kinerja pada 1 MHz.
Kesimpulan
Tata letak sirkuit yang efisien akan meminimalkan area PCB, mengurangi disipasi daya yang boros karena kecepatan switching yang lebih lambat yang dibatasi oleh induktansi parasit, dan meningkatkan keandalan sistem karena berkurangnya tegangan overshoot. Parasit tata letak yang penting saat menggunakan transistor GaN telah didiskusikan; yaitu induktansi sumber umum, induktansi loop daya frekuensi tinggi, dan induktansi loop gerbang.
Beberapa metode untuk meminimalkan parasitics penghambat kinerja ini telah ditinjau, dimulai dengan transistor tunggal paling dasar melalui IC tahap daya GaN monolitik lengkap. Dalam artikel mendatang, teknik tata letak yang dibahas dalam artikel ini akan dibangun untuk menunjukkan desain sistem manajemen termal yang optimal dan cara membuat sistem EMI rendah, semua dengan transistor dan IC GaN skala chip modern.