Der dramatische Anstieg der Herstellungstestzeit für die heutigen großen und komplexen SoCs beruht auf der Verwendung traditioneller Ansätze zum Verschieben von Scan-Testdaten von Pins auf Chip-Ebene zu Scan-Kanälen auf Core-Ebene. Der Pin-Multiplexing (Mux) -Ansatz funktioniert gut für kleinere Designs, kann jedoch mit einer Erhöhung der Anzahl der Kerne und der Designkomplexität heutiger SoCs problematisch werden. Die nächste Revolution bei DFT-Tools, bei der Testzeit, Testkosten und DFT-Implementierungsaufwand erforderlich sind, beseitigt die Herausforderungen des Pin-Mux-Ansatzes, indem die DFT-Anforderungen auf Kernebene von den Testbereitstellungsressourcen auf Chipebene entkoppelt werden.
Herausforderungen des Pin-Muxed-Ansatzes
Eine übliche Methode zum Verbinden von Scan-Kanälen auf Kernebene mit Pins auf Chipebene ist die Verwendung eines Mux-Netzwerks, um zu bestimmen, welche Kerne mit Pins auf Chipebene verbunden sind. Dies funktioniert gut für kleinere Designs, wird jedoch problematisch, wenn die Anzahl der Kerne zunimmt, die Hierarchieebenen zunehmen und Designs komplexer werden. Es bietet Hindernisse für ein effizientes paralleles Testen von Kernen, um Zeit und Kosten zu sparen. Zu den Herausforderungen gehören:
- Für den Scan-Test stehen begrenzte E / A zur Verfügung
- Begrenzte Kanäle auf der Kernebene
- Während des Entwurfsprozesses festgelegte Testkonfigurationen
- Mögliche Weiterleitung von Überlastungen durch zusätzliche Scan-Kanäle
Bei einem Bottom-up-DFT-Ansatz weisen DFT-Ingenieure normalerweise zu Beginn des Flusses eine feste Anzahl von Scan-Kanälen für jeden Kern zu, normalerweise die gleiche Anzahl für jeden Kern. Dies ist der einfachste Ansatz, kann jedoch Bandbreite verschwenden, da die verschiedenen Kerne, die zum Testen zusammengefasst werden, möglicherweise unterschiedliche Scan-Kettenlängen und Musterzahlen aufweisen (Abb. 1).
Abbildung 1. In einem hierarchischen DFT-Fluss kann ein geringerer Aufwand im Mux-Netzwerk zu einer nicht optimalen Bandbreitennutzung führen.
Ein weiterer Ansatz, der das Problem der verschwendeten Bandbreite reduziert und Testzeit spart, besteht darin, die Scan-Ressourcen neu zuzuweisen, sobald die erforderlichen Daten pro Kern bekannt sind. Dazu müssen Sie jedoch die Komprimierung neu konfigurieren, die Scan-Kanäle umleiten und Muster neu generieren (Abb. 2).
Abbildung 2. Durch den Aufbau eines komplexeren Mux-Netzwerks zur besseren Ausrichtung der Ein- und Ausgänge des Scan-Kanals wird Testzeit gespart, jedoch auf Kosten des Implementierungsaufwands.
Lohnt sich der zusätzliche Aufwand für die Einsparung von Testzeit? Jedes DFT-Team muss über diese Kompromisse entscheiden. Bei Entwürfen mit komplexeren hierarchischen Strukturen, einer großen Anzahl identischer Kerne oder einem Layout mit Kacheln müssen zusätzliche Herausforderungen und Kompromisse überwunden werden.
Streaming Scan Network-Ansatz
Ein neuer Ansatz zur Verteilung von Scan-Testdaten über einen SoC - Streaming Scan Network (SSN) genannt - reduziert sowohl den DFT-Aufwand als auch die Testzeit und unterstützt vollständig gekachelte Designs und die Optimierung für identische Kerne. Der SSN-Ansatz basiert auf dem Prinzip, Testanforderungen auf Kernebene von Testressourcen auf Chipebene zu entkoppeln, indem ein Hochgeschwindigkeits-Synchronbus verwendet wird, um paketierte Scan-Testdaten an die Kerne zu liefern.
Die Anzahl der Abtastkanäle pro Kern ist unabhängig von der Breite des SSN-Busses und der Anzahl der Abtastkanäle auf Chipebene und von der Anzahl der Kerne im Entwurf. Die Bereitstellung von Testdaten auf diese Weise vereinfacht die Planung und Implementierung und ermöglicht die spätere Definition der Kerngruppierung während des Muster-Retargetings und nicht während des anfänglichen Entwurfs. Die SSN-Architektur ist flexibel - die Busbreite wird durch die Anzahl der verfügbaren Scan-Pins bestimmt - und erleichtert die Überlastung des Routings und das Schließen des Timings, da das Muxen im Testmodus der obersten Ebene entfällt, was sie auch ideal für Designs auf der Basis von Stoßkacheln macht.
Teil der SSN-Architektur sind die Hostknoten auf Kernebene, die die DFT-Signale lokal erzeugen. Die Hostknoten stellen sicher, dass die richtigen Daten vom SSN-Bus aufgenommen und an die Scan-Eingänge des Kerns gesendet werden und dass die Ausgangsdaten wieder auf den Bus gelegt werden. Jeder Knoten weiß, was zu tun ist und wann es zu tun ist, basierend auf einem einfachen Konfigurationsschritt, der die IJTAG-Infrastruktur (IEEE 1687) nutzt. Welche Gruppen von Kernen zusammen und welche nacheinander getestet werden, kann mit dem SSN-Ansatz konfiguriert und nicht fest verdrahtet werden. Die Konfiguration wird als Einrichtungsschritt einmal pro Mustersatz durchgeführt, und sobald sie abgeschlossen ist, sind alle Daten auf dem SSN-Bus Nutzdaten.
Was ist die Lieferung paketierter Scan-Testdaten?
Nehmen Sie als Beispiel ein Design, bei dem zwei Kerne gleichzeitig mit SSN getestet werden sollen (Abb. 3). Block A hat 5 Scan-Kanäle, Block B hat 4 Scan-Kanäle. Ein Paket ist die Gesamtdatenmenge, die benötigt wird, um einen Verschiebungszyklus über beide Kerne durchzuführen. Die Paketgröße in diesem Beispiel beträgt 9 Bit. Für den Scan-Test stehen jedoch 16 Pins zur Verfügung (8 Eingänge, 8 Ausgänge), sodass der SSN-Bus 8 Bit breit ist.
Abbildung 3. Testen von zwei Blöcken gleichzeitig. Bei einem Pin-Mux-Scan-Zugriffsverfahren würde dies neun Scan-Eingangs-Pins auf Chip-Ebene und neun Scan-Ausgangs-Pins erfordern. Bei SSN beträgt die Paketgröße 9 Bit, die auf einem 8-Bit-Bus geliefert wird.
Die Tabelle auf der linken Seite von Abbildung 3 zeigt, wie die Daten über den synchronen SSN-Bus zu den Kernen gestreamt werden. Es werden zwei SSN-Buszyklen benötigt, um alle Daten zu liefern, die für die Durchführung eines Schichtzyklus in beiden Kernen erforderlich sind. Beachten Sie, dass sich die Bitposition der Daten, die jedem Kern entsprechen, für jedes Paket ändert (dreht). Die Hostknoten wissen, wo sich die diesem Kern entsprechenden Daten auf dem Bus befinden und wann lokale DFT-Signale erzeugt werden müssen, einschließlich des Pulsierens des Kernverschiebungstakts.
Wie SSN die Testzeit und das Testdatenvolumen reduziert
SSN enthält verschiedene Funktionen zur Reduzierung der Testzeit und des Testdatenvolumens. Eine davon ist die unabhängige Verschiebung und Erfassung. In vielen Retargeting-Schemata müssen die Erfassungszyklen aller betroffenen Kerne ausgerichtet werden. Wenn sich mehrere Kerne gleichzeitig verschieben (Abb. 4) und unterschiedliche Scanlängen haben, müssen einige der Kerne mit kürzeren Ketten gepolstert werden, um die Erfassung für alle Kerne gleichzeitig durchzuführen. Mit SSN werden die Hostknoten so programmiert, dass jeder Kern unabhängig verschoben werden kann. Die Erfassung erfolgt jedoch gleichzeitig, sobald alle Kerne das Laden / Entladen des Scans abgeschlossen haben.
Abbildung 4. Wenn die Erfassungszyklen ausgerichtet werden müssen, müssen einige Kerne aufgefüllt werden. Dies ist eine Verschwendung von Daten und Testzeit.
SSN führt auch eine Bandbreitenoptimierung durch. Anstatt so viele Bits bereitzustellen, wie Scan-Kanäle auf Kernebene pro Paket vorhanden sind, kann SSN einem Kern, der insgesamt weniger Daten benötigt, weniger Bits zuweisen. Für einen Kern mit weniger Mustern oder kürzeren Scan-Ketten werden weniger Daten pro Paket zugewiesen, wodurch die Daten besser auf die Kerne verteilt werden und letztendlich die Testzeit verkürzt wird.
SSN ist eine skalierbare Methode zum Testen einer beliebigen Anzahl identischer Kerne mit einer konstanten Menge an Testdaten und Testzeit. Bei identischen Kernen ist die Vergleichsschaltung in jedem Hostknoten enthalten. Daten, die den identischen Kernen bereitgestellt werden, sind Scan-Eingaben, Erwartungsdaten und Maskendaten. Dadurch kann SSN in jedem Kern einen Vergleich durchführen. Der akkumulierte Status über alle identischen Kerne wird dann auf dem SSN-Bus verschoben. Ein Pass / Fail-Bit pro Kern wird ebenfalls im Host erfasst und über IJTAG gescannt.
Zusammenfassung
SSN wurde in Zusammenarbeit mit mehreren führenden Unternehmen entwickelt Halbleiter Firmen. Wir haben zusammen mit Intel auf der International Test Conference 2020 einen Artikel vorgestellt, der das beschreibt Technologie und zeigt einige wichtige Ergebnisse der SSN-Validierung durch Intel. Im Vergleich zu einer Pin-Mux-Lösung konnten sie eine Reduzierung des Testdatenvolumens um 43 % und auch eine Reduzierung der Testzyklen um 43 % feststellen. Die Schritte im Design- und Retargeting-Ablauf verliefen mit SSN zwischen 10 und 20 Mal schneller.
SSN eliminiert die Kompromisse zwischen einem effektiven, optimierten Implementierungsfluss oder der Minimierung der Testkosten.
Geir Eide ist Product Management Director für die Tessent DFT-Testprodukte bei Siemens Digital Industries Software.