เวลาทดสอบการผลิตที่เพิ่มขึ้นอย่างมากสำหรับ SoC ที่มีขนาดใหญ่และซับซ้อนในปัจจุบันมีรากฐานมาจากการใช้วิธีการแบบเดิมในการย้ายข้อมูลการทดสอบการสแกนจากพินระดับชิปไปยังช่องสแกนระดับแกนกลาง วิธีพินมัลติเพล็กซ์ (mux) ใช้งานได้ดีสำหรับการออกแบบที่มีขนาดเล็กลง แต่อาจกลายเป็นปัญหาได้เมื่อเพิ่มจำนวนคอร์และความซับซ้อนในการออกแบบใน SoC ในปัจจุบัน การปฏิวัติครั้งต่อไปในเครื่องมือ DFT เพื่อใช้เวลาในการทดสอบค่าใช้จ่ายในการทดสอบและความพยายามในการใช้งาน DFT ช่วยขจัดความท้าทายของวิธีการปักหมุดด้วยการแยกความต้องการ DFT ระดับแกนกลางออกจากทรัพยากรการจัดส่งการทดสอบระดับชิป
ความท้าทายของวิธีการปักหมุด
วิธีทั่วไปในการเชื่อมต่อช่องสแกนระดับแกนกับพินระดับชิปคือการใช้เครือข่าย mux เพื่อพิจารณาว่าคอร์ใดที่เชื่อมต่อกับพินระดับชิป วิธีนี้ใช้ได้ดีสำหรับการออกแบบที่มีขนาดเล็กลง แต่จะกลายเป็นปัญหาเมื่อจำนวนคอร์เพิ่มขึ้นระดับของลำดับชั้นจะเพิ่มขึ้นและการออกแบบจะซับซ้อนมากขึ้น นำเสนออุปสรรคในการทดสอบคอร์อย่างมีประสิทธิภาพควบคู่กันไปเพื่อประหยัดเวลาและค่าใช้จ่าย ความท้าทาย ได้แก่ :
- มี IO ที่ จำกัด สำหรับการทดสอบการสแกน
- ช่องที่ จำกัด ในระดับแกนกลาง
- การกำหนดค่าการทดสอบได้รับการแก้ไขในระหว่างขั้นตอนการออกแบบ
- ศักยภาพในการกำหนดเส้นทางความแออัดจากช่องสแกนเพิ่มเติม
ในแนวทาง DFT จากล่างขึ้นบนโดยทั่วไปวิศวกร DFT จะจัดสรรจำนวนช่องสแกนที่แน่นอนสำหรับแต่ละคอร์ในช่วงต้นของขั้นตอนโดยปกติจะเป็นหมายเลขเดียวกันสำหรับแต่ละคอร์ นี่เป็นวิธีที่ง่ายที่สุด แต่อาจทำให้สิ้นเปลืองแบนด์วิดท์ได้เนื่องจากคอร์ต่างๆที่รวมกลุ่มกันสำหรับการทดสอบอาจมีความยาวโซ่การสแกนและจำนวนรูปแบบที่แตกต่างกัน (รูปที่ 1)
รูปที่ 1. ในโฟลว์ DFT แบบลำดับชั้นการใช้ความพยายามน้อยลงในเครือข่าย mux สามารถนำไปสู่การใช้แบนด์วิธที่เหมาะสมย่อยได้
อีกวิธีหนึ่งที่ช่วยลดปัญหาแบนด์วิธที่สิ้นเปลืองและประหยัดเวลาในการทดสอบคือการจัดสรรทรัพยากรการสแกนใหม่เมื่อทราบข้อมูลที่ต้องการต่อคอร์แล้ว แต่การทำเช่นนั้นเกี่ยวข้องกับการกำหนดค่าการบีบอัดใหม่การกำหนดเส้นทางช่องสแกนใหม่และการสร้างรูปแบบใหม่ (รูปที่ 2)
รูปที่ 2 การสร้างเครือข่าย mux ที่ซับซ้อนมากขึ้นเพื่อจัดตำแหน่งอินพุตและเอาต์พุตช่องสแกนให้ดีขึ้นจะช่วยประหยัดเวลาในการทดสอบ แต่ต้องเสียค่าใช้จ่ายในการดำเนินการ
ความพยายามเพิ่มเติมคุ้มค่ากับการประหยัดเวลาทดสอบหรือไม่? ทีม DFT แต่ละทีมต้องตัดสินใจเกี่ยวกับการแลกเปลี่ยนเหล่านี้ สำหรับการออกแบบที่มีโครงสร้างลำดับชั้นที่ซับซ้อนมากขึ้นต้องมีคอร์ที่เหมือนกันจำนวนมากหรือเลย์เอาต์ที่มีการเรียงต่อกันต้องเอาชนะความท้าทายเพิ่มเติมและการแลกเปลี่ยน
วิธีการสตรีมการสแกนเครือข่าย
แนวทางใหม่ในการกระจายข้อมูลการทดสอบการสแกนผ่าน SoC ที่เรียกว่า Streaming Scan Network (SSN) - ช่วยลดทั้งความพยายามและเวลาในการทดสอบ DFT ด้วยการสนับสนุนอย่างเต็มที่สำหรับการออกแบบแบบเรียงต่อกันและการเพิ่มประสิทธิภาพสำหรับแกนที่เหมือนกัน แนวทาง SSN เป็นไปตามหลักการของการแยกข้อกำหนดการทดสอบระดับคอร์จากทรัพยากรการทดสอบระดับชิปโดยใช้บัสซิงโครนัสความเร็วสูงเพื่อส่งข้อมูลการทดสอบการสแกนแบบแพ็คเก็ตไปยังแกน
จำนวนช่องสแกนต่อคอร์ไม่ขึ้นอยู่กับความกว้างของบัส SSN และจำนวนช่องสแกนที่ระดับชิปและจากจำนวนคอร์ในการออกแบบ การส่งข้อมูลการทดสอบด้วยวิธีนี้ช่วยลดความยุ่งยากในการวางแผนและการนำไปใช้และช่วยให้สามารถกำหนดการจัดกลุ่มหลักได้ในภายหลังในระหว่างการกำหนดเป้าหมายรูปแบบใหม่แทนที่จะเป็นในระหว่างการออกแบบเริ่มต้น สถาปัตยกรรม SSN มีความยืดหยุ่น - ความกว้างของบัสจะถูกกำหนดโดยจำนวนพินสแกนที่มี - และช่วยลดความแออัดของเส้นทางและการปิดเวลาเนื่องจากจะกำจัด muxing โหมดทดสอบระดับบนสุดซึ่งทำให้เหมาะสำหรับการออกแบบที่ใช้ไทล์
ส่วนหนึ่งของสถาปัตยกรรม SSN คือโหนดโฮสต์ระดับคอร์ที่สร้างสัญญาณ DFT ภายในเครื่อง โหนดโฮสต์ตรวจสอบให้แน่ใจว่าข้อมูลที่ถูกต้องถูกหยิบขึ้นมาจากบัส SSN และส่งไปสแกนอินพุตของคอร์และข้อมูลเอาต์พุตจะถูกวางกลับไปที่บัส แต่ละโหนดรู้ว่าต้องทำอะไรและเมื่อใดควรทำตามขั้นตอนการกำหนดค่าอย่างง่ายโดยใช้โครงสร้างพื้นฐาน IJTAG (IEEE 1687) กลุ่มของคอร์ที่จะถูกทดสอบร่วมกันและที่จะทดสอบตามลำดับนั้นสามารถกำหนดค่าได้ไม่ใช่แบบเดินสายด้วยวิธี SSN การกำหนดค่าจะทำเป็นขั้นตอนการตั้งค่าหนึ่งครั้งต่อชุดรูปแบบและเมื่อเสร็จแล้วข้อมูลทั้งหมดบนบัส SSN จะเป็น payload
การจัดส่งข้อมูลทดสอบการสแกนแบบแพ็คเก็ตคืออะไร?
ตัวอย่างเช่นใช้การออกแบบที่จะต้องทดสอบสองคอร์พร้อมกันโดยใช้ SSN (รูปที่ 3) Block A มีช่องสแกน 5 ช่อง Block B มีช่องสแกน 4 ช่อง แพ็กเก็ตคือจำนวนข้อมูลทั้งหมดที่จำเป็นในการดำเนินการกะรอบหนึ่งในแกนทั้งสอง ขนาดแพ็คเก็ตในตัวอย่างนี้คือ 9 บิต อย่างไรก็ตามมี 16 พินสำหรับการทดสอบการสแกน (8 อินพุต 8 เอาต์พุต) ดังนั้นบัส SSN จึงมีความกว้าง 8 บิต
รูปที่ 3. ทดสอบสองบล็อกในเวลาเดียวกัน ในวิธีการเข้าถึงการสแกนแบบพิน - mux สิ่งนี้จะต้องใช้พินอินพุตการสแกนระดับชิปเก้าพินและพินเอาต์พุตสแกนเก้าพิน ด้วย SSN ขนาดแพ็กเก็ตคือ 9 บิตซึ่งจัดส่งบนบัส 8 บิต
ตารางทางด้านซ้ายของรูปที่ 3 แสดงวิธีการสตรีมข้อมูลผ่านบัส SSN แบบซิงโครนัสไปยังแกน จะใช้เวลาสองรอบบัส SSN ในการส่งข้อมูลทั้งหมดที่จำเป็นในการดำเนินการหนึ่งรอบกะในแกนทั้งสอง โปรดทราบว่าตำแหน่งบิตของข้อมูลที่สอดคล้องกับการเปลี่ยนแปลงแต่ละคอร์ (หมุน) สำหรับแต่ละแพ็กเก็ต โหนดโฮสต์รู้ว่าข้อมูลที่สอดคล้องกับคอร์นั้นอยู่ที่ใดบนบัสและเมื่อใดที่จะสร้างสัญญาณ DFT ในพื้นที่รวมถึงการกะพริบของนาฬิกากะแกน
SSN ช่วยลดเวลาทดสอบและปริมาณข้อมูลทดสอบได้อย่างไร
SSN มีความสามารถหลายอย่างในการลดเวลาในการทดสอบและปริมาณข้อมูลการทดสอบ หนึ่งคือการเปลี่ยนและการจับภาพที่เป็นอิสระ ในรูปแบบการกำหนดเป้าหมายใหม่จำนวนมากวงจรการจับภาพของคอร์ที่ได้รับผลกระทบทั้งหมดจะต้องสอดคล้องกัน หากแกนหลายแกนขยับพร้อมกัน (รูปที่ 4) และมีความยาวในการสแกนที่แตกต่างกันคอร์บางคอร์ที่มีโซ่สั้นกว่าจะต้องได้รับการบุนวมเพื่อทำการจับในเวลาเดียวกันสำหรับทุกคอร์ ด้วย SSN โหนดโฮสต์จะถูกตั้งโปรแกรมเพื่อให้แต่ละคอร์สามารถเปลี่ยนได้อย่างอิสระ แต่การจับจะเกิดขึ้นพร้อมกันเมื่อแกนทั้งหมดเสร็จสิ้นการสแกนโหลด / ยกเลิกการโหลด
รูปที่ 4 เมื่อต้องจัดรอบการจับภาพคอร์บางตัวจำเป็นต้องมีช่องว่างภายในซึ่งทำให้เสียข้อมูลและเวลาในการทดสอบ
SSN ยังทำการปรับแบนด์วิดท์ แทนที่จะให้บิตมากเท่าที่มีช่องสแกนระดับคอร์ต่อแพ็คเก็ต SSN สามารถจัดสรรบิตน้อยลงให้กับคอร์ที่ต้องการข้อมูลโดยรวมน้อยลง สำหรับคอร์ที่มีรูปแบบน้อยลงหรือเชนการสแกนที่สั้นลงจะมีการจัดสรรข้อมูลต่อแพ็กเก็ตน้อยลงซึ่งจะกระจายข้อมูลข้ามคอร์ได้ดีขึ้นและลดเวลาในการทดสอบลงในที่สุด
SSN เป็นวิธีการที่ปรับขนาดได้สำหรับการทดสอบคอร์ที่เหมือนกันจำนวนเท่าใดก็ได้โดยมีข้อมูลการทดสอบและเวลาทดสอบคงที่ สำหรับคอร์ที่เหมือนกันวงจรเปรียบเทียบจะรวมอยู่ในโหนดโฮสต์แต่ละโหนด ข้อมูลที่ให้ไปยังแกนที่เหมือนกันคืออินพุตการสแกนคาดหวังข้อมูลและมาสก์ข้อมูล ซึ่งช่วยให้ SSN ทำการเปรียบเทียบภายในแต่ละคอร์ จากนั้นสถานะสะสมในคอร์ที่เหมือนกันทั้งหมดจะถูกเลื่อนออกไปบนบัส SSN บิตผ่าน / ล้มเหลวต่อคอร์จะถูกบันทึกไว้ในโฮสต์และสแกนผ่าน IJTAG
สรุป
SSN ได้รับการพัฒนาโดยความร่วมมือกับชั้นนำหลายแห่ง สารกึ่งตัวนำ บริษัท. เรานำเสนอบทความร่วมกับ Intel ในงาน International Test Conference 2020 ซึ่งอธิบายถึง เทคโนโลยี และแสดงผลลัพธ์ที่สำคัญบางประการของการตรวจสอบ SSN ของ Intel เมื่อเปรียบเทียบกับโซลูชันแบบ pin-mux พวกเขาพบว่าปริมาณข้อมูลการทดสอบลดลง 43% และรอบการทดสอบลดลง 43% ขั้นตอนในการออกแบบและขั้นตอนการกำหนดเป้าหมายใหม่เร็วขึ้นระหว่าง 10x-20x ด้วย SSN
SSN ขจัดข้อขัดแย้งระหว่างการมีขั้นตอนการดำเนินการที่มีประสิทธิภาพคล่องตัวหรือลดต้นทุนการทดสอบ
Geir Eide เป็นผู้อำนวยการฝ่ายบริหารผลิตภัณฑ์สำหรับผลิตภัณฑ์ทดสอบ Tessent DFT ที่ Siemens Digital Industries Software