오늘날의 크고 복잡한 SoC에 대한 제조 테스트 시간의 급격한 증가는 칩 레벨 핀에서 코어 레벨 스캔 채널로 스캔 테스트 데이터를 이동하는 기존 접근 방식을 사용하기 때문입니다. 핀 멀티플렉싱 (mux) 접근 방식은 더 작은 설계에서는 잘 작동하지만 오늘날 SoC의 코어 수 및 설계 복잡성이 증가하면 문제가 될 수 있습니다. 테스트 시간, 테스트 비용 및 DFT 구현 노력을 취하는 DFT 도구의 차세대 혁명은 칩 수준 테스트 제공 리소스에서 코어 수준 DFT 요구 사항을 분리하여 핀-먹스 접근 방식의 문제를 제거합니다.
핀 다중 접근 방식의 과제
코어 레벨 스캔 채널을 칩 레벨 핀에 연결하는 일반적인 방법은 mux 네트워크를 사용하여 칩 레벨 핀에 연결된 코어를 결정하는 것입니다. 이것은 작은 디자인에서는 잘 작동하지만 코어 수가 증가하고 계층 수준이 증가하며 디자인이 더 복잡 해짐에 따라 문제가됩니다. 시간과 비용을 절약하기 위해 코어를 병렬로 효율적으로 테스트하는 데 장애가됩니다. 과제는 다음과 같습니다.
- 스캔 테스트에 사용할 수있는 제한된 IO
- 핵심 수준의 제한된 채널
- 설계 프로세스 중에 수정 된 테스트 구성
- 추가 스캔 채널에서 라우팅 혼잡 가능성
상향식 DFT 접근 방식에서 DFT 엔지니어는 일반적으로 흐름 초기에 각 코어에 대해 고정 된 수의 스캔 채널을 할당하며 일반적으로 각 코어에 대해 동일한 수를 할당합니다. 이것은 가장 쉬운 방법이지만 테스트를 위해 함께 그룹화 된 서로 다른 코어가 서로 다른 스캔 체인 길이와 패턴 수를 가질 수 있기 때문에 결국 대역폭을 낭비 할 수 있습니다 (그림 1).
그림 1. 계층 적 DFT 흐름에서 mux 네트워크에 더 적은 노력을 기울이면 대역폭 사용량이 최적화되지 않을 수 있습니다.
낭비되는 대역폭 문제를 줄이고 테스트 시간을 절약하는 또 다른 접근 방식은 코어 당 필요한 데이터가 알려지면 스캔 리소스를 재 할당하는 것입니다.
그림 2. 스캔 채널 입력 및 출력을보다 잘 정렬하기 위해 더 복잡한 mux 네트워크를 구축하면 테스트 시간이 절약되지만 구현 비용은 절감됩니다.
추가 노력이 테스트 시간을 절약 할 가치가 있습니까? 각 DFT 팀은 이러한 트레이드 오프를 결정해야합니다. 더 복잡한 계층 구조 구조, 많은 수의 동일한 코어 또는 타일링이있는 레이아웃이있는 설계의 경우 추가 문제와 절충점을 극복해야합니다.
스트리밍 스캔 네트워크 접근 방식
SSN (Streaming Scan Network)이라고하는 SoC를 통해 스캔 테스트 데이터를 배포하는 새로운 접근 방식은 타일 디자인을 완벽하게 지원하고 동일한 코어에 대한 최적화를 통해 DFT 노력과 테스트 시간을 줄여줍니다. SSN 접근 방식은 패킷 화 된 스캔 테스트 데이터를 코어에 전달하기 위해 고속 동기 버스를 사용하여 칩 수준 테스트 리소스에서 코어 수준 테스트 요구 사항을 분리하는 원칙을 기반으로합니다.
코어 당 스캔 채널 수는 SSN 버스의 폭 및 칩 레벨의 스캔 채널 수 및 설계의 코어 수와는 무관합니다. 이러한 방식으로 테스트 데이터를 제공하면 계획 및 구현이 단순화되고 초기 설계가 아닌 패턴 재 타겟팅 중에 흐름 후반에 핵심 그룹화를 정의 할 수 있습니다. SSN 아키텍처는 유연하고 (버스 폭은 사용 가능한 스캔 핀 수에 따라 결정됨) 최상위 테스트 모드 muxing을 제거하기 때문에 라우팅 정체 및 타이밍 폐쇄를 용이하게하여 인접 타일 기반 설계에 이상적입니다.
SSN 아키텍처의 일부는 DFT 신호를 로컬로 생성하는 코어 레벨 호스트 노드입니다. 호스트 노드는 올바른 데이터가 SSN 버스에서 선택되어 코어의 스캔 입력으로 전송되고 출력 데이터가 다시 버스에 배치되도록합니다. 각 노드는 IJTAG (IEEE 1687) 인프라를 활용하는 간단한 구성 단계를 기반으로해야 할 작업과 수행시기를 알고 있습니다. 함께 테스트 할 코어 그룹과 순차적으로 테스트 할 코어 그룹은 SSN 접근 방식을 사용하여 하드 와이어가 아닌 구성이 가능합니다. 구성은 패턴 세트당 한 번 설정 단계로 수행되며 완료되면 SSN 버스의 모든 데이터가 페이로드입니다.
패킷 화 된 스캔 테스트 데이터 전달이란 무엇입니까?
예를 들어, SSN을 사용하여 두 개의 코어를 동시에 테스트하는 설계를 생각해보십시오 (그림 3). 블록 A에는 5 개의 스캔 채널이 있고 블록 B에는 4 개의 스캔 채널이 있습니다. 패킷은 두 코어에서 하나의 시프트 사이클을 수행하는 데 필요한 총 데이터 양입니다. 이 예에서 패킷 크기는 9 비트입니다. 그러나 스캔 테스트에 사용할 수있는 핀은 16 개 (입력 8 개, 출력 8 개)이므로 SSN 버스의 폭은 8 비트입니다.
그림 3. 두 블록을 동시에 테스트합니다. 핀-먹스 스캔 액세스 방법에서는 9 개의 칩 레벨 스캔 입력 핀과 8 개의 스캔 출력 핀이 필요합니다. SSN의 경우 패킷 크기는 XNUMX 비트이며 XNUMX 비트 버스에서 전달됩니다.
그림 3의 왼쪽에있는 표는 데이터가 동기식 SSN 버스를 통해 코어로 스트리밍되는 방식을 보여줍니다. 두 코어에서 하나의 시프트 사이클을 수행하는 데 필요한 모든 데이터를 전달하려면 두 개의 SSN 버스 사이클이 필요합니다. 각 코어에 해당하는 데이터의 비트 위치는 각 패킷에 대해 변경 (회전)됩니다. 호스트 노드는 해당 코어에 해당하는 데이터가 버스에 상주하는 위치와 코어 시프트 클록 펄스를 포함하여 로컬 DFT 신호를 생성 할시기를 알고 있습니다.
SSN이 테스트 시간과 테스트 데이터 볼륨을 줄이는 방법
SSN에는 테스트 시간과 테스트 데이터 볼륨을 줄이는 몇 가지 기능이 있습니다. 하나는 독립적 인 이동 및 캡처입니다. 많은 대상 변경 계획에서 영향을받는 모든 코어의 캡처주기가 정렬되어야합니다. 여러 코어가 동시에 이동하고 있고 (그림 4) 스캔 길이가 다른 경우, 모든 코어에 대해 동시에 캡처를 수행하려면 더 짧은 체인이있는 일부 코어를 패딩해야합니다. SSN을 사용하면 각 코어가 독립적으로 이동할 수 있도록 호스트 노드가 프로그래밍되지만 모든 코어가 스캔로드 / 언로드를 완료하면 캡처가 동시에 발생합니다.
그림 4. 캡처주기를 정렬해야하는 경우 일부 코어에는 패딩이 필요하므로 데이터와 테스트 시간이 낭비됩니다.
SSN은 대역폭 조정도 수행합니다. 패킷 당 코어 레벨 스캔 채널 수만큼의 비트를 제공하는 대신 SSN은 전체적으로 더 적은 데이터를 필요로하는 코어에 더 적은 비트를 할당 할 수 있습니다. 패턴이 더 적거나 스캔 체인이 더 짧은 코어의 경우 패킷 당 할당되는 데이터가 적어 코어 전체에 데이터를 더 잘 분산하고 궁극적으로 테스트 시간을 단축합니다.
SSN은 일정한 양의 테스트 데이터와 테스트 시간으로 여러 개의 동일한 코어를 테스트 할 수있는 확장 가능한 방법입니다. 동일한 코어의 경우 비교 회로가 각 호스트 노드에 포함됩니다. 동일한 코어에 제공되는 데이터는 스캔 입력, 예상 데이터 및 마스크 데이터입니다. 이를 통해 SSN은 각 코어 내에서 비교를 수행 할 수 있습니다. 그런 다음 모든 동일한 코어에 걸쳐 누적 된 상태가 SSN 버스에서 이동됩니다. 코어 당 통과 / 실패 비트도 호스트에서 캡처되고 IJTAG를 통해 스캔됩니다.
요약
SSN은 여러 선도 기업과 협력하여 개발되었습니다. 반도체 회사. 우리는 International Test Conference 2020에서 인텔과 함께 다음 사항을 설명하는 논문을 발표했습니다. technology 인텔의 SSN 검증에 대한 몇 가지 주요 결과를 보여줍니다. 핀 다중화 솔루션과 비교하여 테스트 데이터 양이 43% 감소하고 테스트 주기도 43% 감소했습니다. SSN을 사용하면 디자인 단계와 대상 변경 흐름이 10배~20배 더 빨라졌습니다.
SSN은 효과적이고 능률적 인 구현 흐름을 유지하거나 테스트 비용을 최소화하는 것 사이의 균형을 제거합니다.
Geir Eide는 Siemens Digital Industries Software에서 Tessent DFT 테스트 제품의 제품 관리 이사입니다.