Kenaikan mendadak dalam masa ujian pembuatan untuk SoC besar dan kompleks hari ini berakar pada penggunaan pendekatan tradisional untuk memindahkan data ujian imbasan dari pin tahap cip ke saluran imbasan peringkat teras. Pendekatan pin-multiplexing (mux) berfungsi dengan baik untuk reka bentuk yang lebih kecil tetapi boleh menjadi masalah dengan peningkatan bilangan teras dan kerumitan reka bentuk pada SoC hari ini. Revolusi seterusnya dalam alat DFT untuk mengambil masa ujian, biaya ujian, dan upaya pelaksanaan DFT menghilangkan tantangan pendekatan pin-mux dengan melepaskan keperluan DFT peringkat teras dari sumber penyampaian ujian tahap cip.
Cabaran pendekatan pin-muxed
Cara biasa untuk menyambungkan saluran imbasan peringkat teras ke pin tahap cip adalah dengan menggunakan rangkaian mux untuk menentukan teras mana yang disambungkan ke pin tahap cip. Ini berfungsi dengan baik untuk reka bentuk yang lebih kecil, tetapi menjadi bermasalah apabila bilangan teras bertambah, tahap hierarki meningkat, dan reka bentuk menjadi lebih kompleks. Ini menghadirkan halangan untuk menguji teras secara efisien selari untuk menjimatkan masa dan kos. Cabaran merangkumi:
- IO terhad tersedia untuk ujian imbasan
- Saluran terhad di peringkat teras
- Uji konfigurasi diperbaiki semasa proses reka bentuk
- Potensi untuk mengatasi kesesakan dari saluran imbasan tambahan
Dalam pendekatan DFT bawah-atas, jurutera DFT biasanya memperuntukkan sejumlah saluran imbasan tetap untuk setiap teras pada awal aliran, biasanya bilangan yang sama untuk setiap teras. Ini adalah pendekatan yang paling mudah, tetapi akhirnya dapat membuang lebar jalur kerana inti yang berbeza yang dikelompokkan bersama untuk diuji mungkin mempunyai panjang rantai imbasan dan jumlah corak yang berbeza (rajah 1).
Gambar 1. Dalam aliran DFT hirarki, usaha yang lebih sedikit ke dalam rangkaian mux dapat menyebabkan penggunaan lebar jalur kurang optimum.
Pendekatan lain yang mengurangkan masalah lebar jalur yang terbuang dan menjimatkan masa ujian adalah untuk mengalokasikan semula sumber imbasan setelah data per inti yang diperlukan diketahui, tetapi melakukannya melibatkan penyusunan semula mampatan, mengubah rute saluran imbasan, dan pola penjanaan semula (rajah 2).
Gambar 2. Membina rangkaian mux yang lebih kompleks untuk menyelaraskan input dan output saluran imbasan dengan lebih baik akan menjimatkan masa ujian, tetapi dengan biaya usaha pelaksanaan.
Adakah usaha tambahan itu menjimatkan masa ujian? Setiap pasukan DFT mesti memutuskan pertukaran ini. Untuk reka bentuk dengan struktur hirarki yang lebih kompleks, sebilangan besar teras yang sama, atau susun atur dengan jubin, cabaran dan pertukaran tambahan harus diatasi.
Pendekatan Streaming Scan Network
Pendekatan baru untuk menyebarkan data ujian imbasan di SoC - yang disebut Streaming Scan Network (SSN) - mengurangkan usaha DFT dan masa ujian, dengan sokongan penuh untuk reka bentuk ubin dan pengoptimuman untuk inti yang sama. Pendekatan SSN didasarkan pada prinsip melepaskan keperluan ujian tahap teras dari sumber ujian tahap cip dengan menggunakan bas segerak berkelajuan tinggi untuk menyampaikan data ujian imbasan paket ke teras.
Bilangan saluran imbasan setiap teras tidak bergantung pada lebar bus SSN dan bilangan saluran imbasan pada tahap cip dan dari bilangan teras dalam reka bentuk. Menyampaikan data ujian dengan cara ini memudahkan perancangan dan pelaksanaan dan membolehkan pengelompokan teras ditentukan kemudian dalam aliran, semasa penargetan semula corak dan bukan semasa reka bentuk awal. Senibina SSN fleksibel — lebar bus ditentukan oleh jumlah pin imbasan yang tersedia — dan memudahkan kesesakan laluan dan penutupan masa kerana ia menghilangkan mod ujian tahap tinggi, yang juga menjadikannya ideal untuk reka bentuk berasaskan jubin.
Sebahagian daripada seni bina SSN adalah node host peringkat teras yang menghasilkan isyarat DFT secara tempatan. Nod host memastikan bahawa data yang tepat diambil dari bas SSN dan dihantar untuk mengimbas input inti dan data output diletakkan kembali ke bus. Setiap nod tahu apa yang harus dilakukan dan kapan melakukannya berdasarkan langkah konfigurasi mudah yang memanfaatkan infrastruktur IJTAG (IEEE 1687). Kumpulan teras mana yang akan diuji bersama dan mana yang akan diuji secara berurutan boleh dikonfigurasi, bukan berkabel, dengan pendekatan SSN. Konfigurasi dilakukan sebagai langkah penyediaan sekali setiap set corak, dan setelah selesai, semua data pada bus SSN adalah muatan.
Apakah penyampaian data ujian imbasan paket?
Sebagai contoh, ambil reka bentuk di mana dua teras akan diuji secara serentak menggunakan SSN (rajah 3). Blok A mempunyai 5 saluran imbasan, Blok B mempunyai 4 saluran imbasan. Paket adalah jumlah data yang diperlukan untuk melakukan satu pusingan peralihan di kedua-dua teras. Saiz paket dalam contoh ini ialah 9 bit. Walau bagaimanapun, terdapat 16 pin yang tersedia untuk ujian imbasan (8 input, 8 output), jadi bus SSN selebar 8 bit.
Rajah 3. Menguji dua blok pada masa yang sama. Dalam kaedah capaian imbasan pin-mux, ini memerlukan sembilan pin input imbasan peringkat cip dan sembilan pin output imbasan. Dengan SSN ukuran paket adalah 9 bit, yang dihantar pada bas 8-bit.
Jadual di sebelah kiri gambar 3 menunjukkan bagaimana data dialirkan melalui bas SSN segerak ke teras. Ia memerlukan dua kitaran bas SSN untuk menyampaikan semua data yang diperlukan untuk melakukan satu pusingan peralihan di kedua-dua teras. Perhatikan bahawa lokasi bit data yang sesuai dengan setiap teras berubah (berputar) untuk setiap paket. Nod host mengetahui di mana data yang sesuai dengan teras itu berada di dalam bas dan kapan untuk menghasilkan isyarat DFT tempatan, termasuk berdenyut jam peralihan teras.
Bagaimana SSN mengurangkan masa ujian dan jumlah data ujian
SSN mengandungi beberapa keupayaan untuk mengurangkan masa ujian dan jumlah data ujian. Salah satunya adalah peralihan dan penangkapan bebas. Dalam banyak skema penargetan ulang, kitaran penangkapan semua teras yang terjejas mesti diselaraskan. Sekiranya beberapa teras berpindah secara bersamaan (rajah 4) dan panjang imbasannya berbeza, beberapa teras dengan rantai yang lebih pendek perlu dilapisi untuk melakukan penangkapan pada masa yang sama untuk semua teras. Dengan SSN, node host diprogramkan sehingga setiap inti dapat beralih secara bebas, tetapi penangkapan berlaku serentak setelah semua inti selesai memuatkan / memunggah imbasan.
Gambar 4. Apabila kitaran penangkapan mesti diselaraskan, beberapa inti memerlukan pelapisan, yang membuang masa data dan ujian.
SSN juga melakukan penalaan lebar jalur. Daripada menyediakan sebanyak bit kerana terdapat saluran imbasan peringkat teras setiap paket, SSN dapat memperuntukkan lebih sedikit bit ke inti yang memerlukan lebih sedikit data secara keseluruhan. Untuk inti yang mempunyai corak yang lebih sedikit atau rantai imbasan yang lebih pendek, lebih sedikit data diperuntukkan setiap paket, yang menyebarkan data dengan lebih baik di seluruh teras dan akhirnya mengurangkan masa ujian.
SSN adalah kaedah berskala untuk menguji sebilangan teras yang sama dengan jumlah data ujian dan masa ujian yang tetap. Untuk teras yang sama, litar perbandingan disertakan dalam setiap nod host. Data yang diberikan kepada inti yang sama adalah input imbasan, data harapan, dan data topeng. Itu membolehkan SSN melakukan perbandingan di dalam setiap teras. Status terkumpul di semua teras yang sama kemudian dialihkan keluar pada bas SSN. Lulus / bit bit per teras juga ditangkap di host dan diimbas melalui IJTAG.
Ringkasan
SSN dibangunkan dengan kerjasama beberapa syarikat terkemuka Semikonduktor syarikat. Kami membentangkan kertas kerja dengan Intel pada Persidangan Ujian Antarabangsa 2020 yang menerangkan teknologi dan menunjukkan beberapa keputusan utama pengesahan Intel terhadap SSN. Berbanding dengan penyelesaian pin-muxed, mereka melihat pengurangan dalam volum data ujian sebanyak 43% dan juga pengurangan kitaran ujian sebanyak 43%. Langkah-langkah dalam reka bentuk dan aliran penyasaran semula adalah antara 10x-20x lebih pantas dengan SSN.
SSN menghilangkan pertukaran antara mempunyai aliran pelaksanaan yang efektif, diperkemas, atau meminimumkan kos ujian.
Geir Eide adalah Pengarah Pengurusan Produk untuk produk ujian Tessent DFT di Siemens Digital Industries Software.