El drástico aumento en el tiempo de prueba de fabricación para los SoC grandes y complejos de hoy en día se basa en el uso de enfoques tradicionales para mover datos de prueba de escaneo desde pines a nivel de chip a canales de escaneo a nivel de núcleo. El enfoque de multiplexación de pines (mux) funciona bien para diseños más pequeños, pero puede volverse problemático con un aumento en el número de núcleos y la complejidad del diseño en los SoC actuales. La próxima revolución en herramientas DFT para tomar tiempo de prueba, costo de prueba y esfuerzo de implementación de DFT elimina los desafíos del enfoque pin-mux al desacoplar los requisitos de DFT de nivel central de los recursos de entrega de prueba a nivel de chip.
Desafíos del enfoque de pin-muxed
Una forma común de conectar canales de escaneo a nivel de núcleo a pines a nivel de chip es mediante el uso de una red mux para determinar qué núcleos están conectados a pines a nivel de chip. Esto funciona bien para diseños más pequeños, pero se vuelve problemático a medida que aumenta el número de núcleos, aumentan los niveles de jerarquía y los diseños se vuelven más complejos. Presenta barreras para probar núcleos de manera eficiente en paralelo para ahorrar tiempo y costos. Los desafíos incluyen:
- IO limitadas disponibles para prueba de escaneo
- Canales limitados a nivel central
- Configuraciones de prueba arregladas durante el proceso de diseño
- Potencial para enrutar la congestión de canales de escaneo adicionales
En un enfoque de DFT de abajo hacia arriba, los ingenieros de DFT normalmente asignan un número fijo de canales de escaneo para cada núcleo al principio del flujo, generalmente el mismo número para cada núcleo. Este es el enfoque más fácil, pero puede terminar desperdiciando ancho de banda porque los diferentes núcleos que se agrupan para las pruebas pueden tener diferentes longitudes de cadena de exploración y recuentos de patrones (fig. 1).
Figura 1. En un flujo DFT jerárquico, poner menos esfuerzo en la red mux puede llevar a un uso de ancho de banda subóptimo.
Otro enfoque que reduce el problema del ancho de banda desperdiciado y ahorra tiempo de prueba es reasignar los recursos de escaneo una vez que se conocen los datos requeridos por núcleo, pero hacerlo implica reconfigurar la compresión, redireccionar los canales de escaneo y regenerar patrones (fig.2).
Figura 2. La construcción de una red mux más compleja para alinear mejor las entradas y salidas del canal de escaneo ahorrará tiempo de prueba, pero a costa del esfuerzo de implementación.
¿Vale la pena el esfuerzo adicional por los ahorros en tiempo de prueba? Cada equipo de DFT debe decidir sobre estas compensaciones. Para diseños con estructuras jerárquicas más complejas, gran cantidad de núcleos idénticos o diseño con mosaico, deben superarse desafíos y compensaciones adicionales.
Enfoque de Streaming Scan Network
Un nuevo enfoque para distribuir datos de prueba de escaneo a través de un SoC, llamado Streaming Scan Network (SSN), reduce tanto el esfuerzo de DFT como el tiempo de prueba, con soporte completo para diseños en mosaico y optimización para núcleos idénticos. El enfoque SSN se basa en el principio de desacoplar los requisitos de prueba a nivel de núcleo de los recursos de prueba a nivel de chip mediante el uso de un bus síncrono de alta velocidad para entregar datos de prueba de escaneo en paquetes a los núcleos.
El número de canales de escaneo por núcleo es independiente del ancho del bus SSN y del número de canales de escaneo a nivel de chip y del número de núcleos en el diseño. La entrega de datos de prueba de esta manera simplifica la planificación y la implementación y permite que la agrupación de núcleos se defina más adelante en el flujo, durante la reorientación de patrones en lugar de durante el diseño inicial. La arquitectura SSN es flexible (el ancho del bus está determinado por la cantidad de pines de escaneo disponibles) y alivia la congestión del enrutamiento y el cierre de tiempo porque elimina el modo de prueba de nivel superior muxing, lo que también lo hace ideal para diseños basados en mosaicos contiguos.
Parte de la arquitectura SSN son los nodos de host de nivel central que generan las señales DFT localmente. Los nodos de host se aseguran de que los datos correctos se recojan del bus SSN y se envíen para escanear las entradas del núcleo y que los datos de salida se vuelvan a colocar en el bus. Cada nodo sabe qué hacer y cuándo hacerlo basándose en un simple paso de configuración que aprovecha la infraestructura IJTAG (IEEE 1687). Qué grupos de núcleos se probarán juntos y cuáles se probarán secuencialmente es configurable, no cableado, con el enfoque SSN. La configuración se realiza como un paso de configuración una vez por conjunto de patrones, y una vez que se hace, todos los datos en el bus SSN son carga útil.
¿Qué es la entrega de datos de prueba de escaneo en paquetes?
Como ejemplo, tome un diseño en el que dos núcleos se probarán simultáneamente usando SSN (figura 3). El bloque A tiene 5 canales de escaneo, el bloque B tiene 4 canales de escaneo. Un paquete es la cantidad total de datos necesarios para realizar un ciclo de cambio en ambos núcleos. El tamaño del paquete en este ejemplo es de 9 bits. Sin embargo, hay 16 pines disponibles para la prueba de escaneo (8 entradas, 8 salidas), por lo que el bus SSN tiene 8 bits de ancho.
Figura 3. Prueba de dos bloques al mismo tiempo. En un método de acceso de escaneo pin-mux, esto requeriría nueve pines de entrada de escaneo a nivel de chip y nueve pines de salida de escaneo. Con SSN, el tamaño del paquete es de 9 bits, que se entrega en un bus de 8 bits.
La tabla del lado izquierdo de la figura 3 muestra cómo se transmiten los datos a través del bus SSN síncrono a los núcleos. Se necesitarán dos ciclos de bus SSN para entregar todos los datos necesarios para realizar un ciclo de turno en ambos núcleos. Tenga en cuenta que la ubicación de los bits de los datos correspondientes a cada núcleo cambia (gira) para cada paquete. Los nodos anfitriones saben dónde residen los datos correspondientes a ese núcleo en el bus y cuándo generar señales DFT locales, incluida la pulsación del reloj de desplazamiento del núcleo.
Cómo SSN reduce el tiempo de prueba y el volumen de datos de prueba
SSN contiene varias capacidades para reducir el tiempo de prueba y el volumen de datos de prueba. Uno es el cambio y la captura independientes. En muchos esquemas de retargeting, los ciclos de captura de todos los núcleos afectados deben estar alineados. Si varios núcleos se desplazan simultáneamente (fig. 4) y tienen diferentes longitudes de exploración, algunos de los núcleos con cadenas más cortas deben rellenarse para realizar la captura al mismo tiempo para todos los núcleos. Con SSN, los nodos de host están programados para que cada núcleo pueda cambiar de forma independiente, pero la captura se produce al mismo tiempo una vez que todos los núcleos han completado la carga / descarga de exploración.
Figura 4. Cuando los ciclos de captura deben alinearse, algunos núcleos necesitan relleno, lo cual es una pérdida de datos y tiempo de prueba.
SSN también realiza ajustes de ancho de banda. En lugar de proporcionar tantos bits como canales de escaneo a nivel de núcleo haya por paquete, SSN puede asignar menos bits a un núcleo que requiere menos datos en general. Para un núcleo que tiene menos patrones o cadenas de exploración más cortas, se asignan menos datos por paquete, lo que distribuye mejor los datos entre los núcleos y, en última instancia, reduce el tiempo de prueba.
SSN es un método escalable para probar cualquier número de núcleos idénticos con una cantidad constante de datos de prueba y tiempo de prueba. Para núcleos idénticos, el circuito de comparación se incluye en cada nodo host. Los datos proporcionados a los núcleos idénticos son entrada de escaneo, datos esperados y datos de máscara. Eso le permite a SSN hacer una comparación dentro de cada núcleo. El estado acumulado en todos los núcleos idénticos se desplaza luego en el bus SSN. Un bit de pasa / falla por núcleo también se captura en el host y se escanea a través de IJTAG.
Resumen
SSN fue desarrollado en colaboración con varios líderes Semiconductores compañías. Presentamos un artículo con Intel en la Conferencia Internacional de Pruebas 2020 que describe el la tecnología y muestra algunos resultados clave de la validación del SSN por parte de Intel. En comparación con una solución pin-muxed, observaron una reducción en el volumen de datos de prueba del 43 % y también una reducción de los ciclos de prueba del 43 %. Los pasos en el flujo de diseño y retargeting fueron entre 10 y 20 veces más rápidos con SSN.
SSN elimina las compensaciones entre tener un flujo de implementación eficaz y optimizado o minimizar el costo de la prueba.
Geir Eide es director de gestión de productos para los productos de prueba Tessent DFT en Siemens Digital Industries Software.