Sự gia tăng đáng kể về thời gian thử nghiệm sản xuất đối với các SoC lớn và phức tạp ngày nay bắt nguồn từ việc sử dụng các phương pháp tiếp cận truyền thống để di chuyển dữ liệu kiểm tra quét từ các chân cấp chip sang các kênh quét cấp lõi. Phương pháp ghép kênh (mux) hoạt động tốt cho các thiết kế nhỏ hơn nhưng có thể trở thành vấn đề với sự gia tăng số lượng lõi và độ phức tạp trong thiết kế trên các SoC ngày nay. Cuộc cách mạng tiếp theo trong các công cụ DFT để tính thời gian thử nghiệm, chi phí thử nghiệm và nỗ lực triển khai DFT loại bỏ những thách thức của phương pháp tiếp cận pin-mux bằng cách tách các yêu cầu DFT cấp lõi khỏi các tài nguyên phân phối thử nghiệm cấp chip.
Những thách thức của cách tiếp cận pin-muxed
Một cách phổ biến để kết nối các kênh quét cấp lõi với các chân cấp chip là sử dụng mạng mux để xác định lõi nào được kết nối với các chân cấp chip. Điều này hoạt động tốt đối với các thiết kế nhỏ hơn, nhưng sẽ trở thành vấn đề khi số lượng lõi tăng lên, mức độ phân cấp tăng lên và các thiết kế trở nên phức tạp hơn. Nó đưa ra các rào cản đối với việc kiểm tra hiệu quả các lõi song song để tiết kiệm thời gian và chi phí. Những thách thức bao gồm:
- Có sẵn các IO giới hạn để kiểm tra quét
- Các kênh hạn chế ở cấp cốt lõi
- Các cấu hình thử nghiệm đã được sửa trong quá trình thiết kế
- Khả năng tắc nghẽn định tuyến từ các kênh quét bổ sung
Trong cách tiếp cận DFT từ dưới lên, các kỹ sư DFT thường phân bổ số lượng kênh quét cố định cho mỗi lõi sớm trong luồng, thường là cùng một số lượng cho mỗi lõi. Đây là cách tiếp cận dễ dàng nhất, nhưng nó có thể làm lãng phí băng thông vì các lõi khác nhau được nhóm lại với nhau để thử nghiệm có thể có độ dài chuỗi quét và số lượng mẫu khác nhau (hình 1).
Hình 1. Trong luồng DFT phân cấp, việc bỏ ít công sức hơn vào mạng mux có thể dẫn đến việc sử dụng băng thông dưới mức tối ưu.
Một cách tiếp cận khác giúp giảm thiểu vấn đề băng thông lãng phí và tiết kiệm thời gian kiểm tra là phân bổ lại tài nguyên quét khi dữ liệu yêu cầu trên mỗi lõi được biết, nhưng làm như vậy bao gồm việc định cấu hình lại nén, định tuyến lại các kênh quét và tạo lại các mẫu (hình 2).
Hình 2. Xây dựng một mạng mux phức tạp hơn để căn chỉnh tốt hơn đầu vào và đầu ra của kênh quét sẽ tiết kiệm thời gian kiểm tra, nhưng với chi phí của nỗ lực thực hiện.
Nỗ lực bổ sung có đáng để tiết kiệm thời gian kiểm tra không? Mỗi nhóm DFT phải quyết định về những đánh đổi này. Đối với các thiết kế có cấu trúc cấu trúc phân cấp phức tạp hơn, số lượng lớn các lõi giống hệt nhau hoặc bố cục có lát gạch, phải vượt qua những thách thức và sự cân bằng bổ sung.
Phương pháp truyền trực tuyến quét mạng
Một cách tiếp cận mới để phân phối dữ liệu kiểm tra quét trên một SoC - được gọi là Mạng quét trực tuyến (SSN) - giảm cả nỗ lực DFT và thời gian kiểm tra, với sự hỗ trợ đầy đủ cho các thiết kế xếp lớp và tối ưu hóa cho các lõi giống nhau. Cách tiếp cận SSN dựa trên nguyên tắc tách các yêu cầu kiểm tra cấp lõi khỏi các tài nguyên kiểm tra cấp chip bằng cách sử dụng bus đồng bộ tốc độ cao để cung cấp dữ liệu kiểm tra quét nhịp độ đến các lõi.
Số lượng kênh quét trên mỗi lõi không phụ thuộc vào chiều rộng của bus SSN và số kênh quét ở cấp độ chip và từ số lõi trong thiết kế. Việc cung cấp dữ liệu thử nghiệm theo cách này giúp đơn giản hóa việc lập kế hoạch và triển khai đồng thời cho phép xác định nhóm cốt lõi sau này trong quy trình, trong quá trình nhắm mục tiêu lại theo mẫu thay vì trong thiết kế ban đầu. Kiến trúc SSN linh hoạt — chiều rộng bus được xác định bởi số lượng chân quét có sẵn — và giảm tắc nghẽn định tuyến và đóng thời gian vì nó loại bỏ sự trộn lẫn chế độ kiểm tra cấp cao nhất, điều này cũng lý tưởng cho các thiết kế dựa trên khối xếp.
Một phần của kiến trúc SSN là các nút máy chủ cấp lõi tạo ra các tín hiệu DFT cục bộ. Các nút máy chủ đảm bảo rằng dữ liệu phù hợp được lấy từ bus SSN và được gửi để quét các đầu vào của lõi và dữ liệu đầu ra được đặt trở lại bus. Mỗi nút biết phải làm gì và làm khi nào dựa trên một bước cấu hình đơn giản tận dụng cơ sở hạ tầng IJTAG (IEEE 1687). Nhóm lõi nào sẽ được kiểm tra cùng nhau và nhóm lõi nào sẽ được kiểm tra tuần tự có thể định cấu hình, không phải hardwired, với phương pháp SSN. Cấu hình được thực hiện như một bước thiết lập một lần cho mỗi bộ mẫu và sau khi hoàn tất, tất cả dữ liệu trên xe buýt SSN là tải trọng.
Phân phối dữ liệu kiểm tra quét theo nhịp độ là gì?
Ví dụ, hãy lấy một thiết kế trong đó hai lõi sẽ được kiểm tra đồng thời bằng cách sử dụng SSN (hình 3). Khối A có 5 kênh quét, khối B có 4 kênh quét. Một gói là tổng lượng dữ liệu cần thiết để thực hiện một chu kỳ dịch chuyển trên cả hai lõi. Kích thước gói trong ví dụ này là 9 bit. Tuy nhiên, có sẵn 16 chân để kiểm tra quét (8 đầu vào, 8 đầu ra), do đó, bus SSN rộng 8 bit.
Hình 3. Kiểm tra hai khối cùng một lúc. Trong phương pháp truy cập quét pin-mux, điều này sẽ yêu cầu chín chân đầu vào quét cấp chip và chín chân đầu ra quét. Với SSN, kích thước gói là 9 bit, được phân phối trên bus 8 bit.
Bảng ở bên trái của hình 3 cho thấy cách dữ liệu được truyền trực tuyến qua bus SSN đồng bộ đến các lõi. Sẽ mất hai chu kỳ bus SSN để cung cấp tất cả dữ liệu cần thiết để thực hiện một chu kỳ dịch chuyển trong cả hai lõi. Lưu ý rằng vị trí bit của dữ liệu tương ứng với mỗi lõi thay đổi (xoay) đối với mỗi gói. Các nút chủ biết dữ liệu tương ứng với lõi đó nằm ở đâu trên bus và khi nào thì tạo tín hiệu DFT cục bộ, bao gồm cả xung nhịp dịch chuyển lõi.
Cách SSN giảm thời gian kiểm tra và khối lượng dữ liệu kiểm tra
SSN chứa một số khả năng để giảm thời gian thử nghiệm và khối lượng dữ liệu thử nghiệm. Một là dịch chuyển và bắt giữ độc lập. Trong nhiều kế hoạch nhắm mục tiêu lại, các chu kỳ thu thập của tất cả các lõi bị ảnh hưởng phải được căn chỉnh. Nếu nhiều lõi chuyển dịch đồng thời (hình 4) và chúng có độ dài quét khác nhau, thì một số lõi có chuỗi ngắn hơn cần được đệm để thực hiện thu thập cùng một lúc cho tất cả các lõi. Với SSN, các nút máy chủ được lập trình để mỗi lõi có thể dịch chuyển độc lập, nhưng quá trình bắt diễn ra đồng thời sau khi tất cả các lõi đã hoàn thành quá trình tải / dỡ quét.
Hình 4. Khi các chu kỳ chụp phải được căn chỉnh, một số lõi cần đệm, điều này gây lãng phí dữ liệu và thời gian kiểm tra.
SSN cũng thực hiện điều chỉnh băng thông. Thay vì cung cấp bao nhiêu bit vì có các kênh quét mức lõi trên mỗi gói, SSN có thể phân bổ ít bit hơn cho một lõi mà tổng thể yêu cầu ít dữ liệu hơn. Đối với lõi có ít mẫu hơn hoặc chuỗi quét ngắn hơn, dữ liệu được phân bổ cho mỗi gói ít hơn, điều này giúp phân phối dữ liệu tốt hơn trên các lõi và cuối cùng giảm thời gian kiểm tra.
SSN là một phương pháp có thể mở rộng để kiểm tra bất kỳ số lượng lõi giống nhau nào với lượng dữ liệu kiểm tra và thời gian kiểm tra không đổi. Đối với các lõi giống hệt nhau, mạch so sánh được bao gồm trong mỗi nút máy chủ. Dữ liệu được cung cấp cho các lõi giống nhau là dữ liệu đầu vào quét, dữ liệu mong đợi và dữ liệu mặt nạ. Điều đó cho phép SSN thực hiện so sánh bên trong mỗi lõi. Sau đó, trạng thái tích lũy trên tất cả các lõi giống nhau được chuyển ra trên bus SSN. Một bit đạt / không đạt trên mỗi lõi cũng được ghi lại trong máy chủ và được quét qua IJTAG.
Tổng kết
SSN được phát triển với sự cộng tác của một số Semiconductor các công ty. Chúng tôi đã trình bày một bài báo với Intel tại Hội nghị Thử nghiệm Quốc tế 2020 mô tả công nghệ và hiển thị một số kết quả chính về việc xác thực SSN của Intel. So với giải pháp kết hợp pin, họ thấy khối lượng dữ liệu thử nghiệm giảm 43% và chu kỳ thử nghiệm cũng giảm 43%. Các bước trong quy trình thiết kế và nhắm mục tiêu lại nhanh hơn từ 10 đến 20 lần với SSN.
SSN loại bỏ sự cân bằng giữa việc có một quy trình thực hiện hợp lý, hiệu quả hoặc giảm thiểu chi phí thử nghiệm.
Geir Eide là Giám đốc Quản lý Sản phẩm cho các sản phẩm thử nghiệm Tessent DFT tại Siemens Digital Industries Software.