Kenaikan dramatis dalam waktu uji manufaktur untuk SoC yang besar dan kompleks saat ini berakar pada penggunaan pendekatan tradisional untuk memindahkan data uji pemindaian dari pin level chip ke saluran pemindaian level inti. Pendekatan pin-multiplexing (mux) berfungsi dengan baik untuk desain yang lebih kecil tetapi dapat menjadi masalah dengan peningkatan jumlah inti dan kompleksitas desain pada SoC saat ini. Revolusi berikutnya dalam alat DFT untuk mengambil waktu pengujian, biaya pengujian, dan upaya implementasi DFT menghilangkan tantangan pendekatan pin-mux dengan memisahkan persyaratan DFT tingkat inti dari sumber daya pengiriman pengujian tingkat chip.
Tantangan dari pendekatan pin-muxed
Cara umum untuk menghubungkan saluran pemindaian level inti ke pin level chip adalah dengan menggunakan jaringan mux untuk menentukan inti mana yang terhubung ke pin level chip. Ini berfungsi dengan baik untuk desain yang lebih kecil, tetapi menjadi bermasalah saat jumlah inti bertambah, level hierarki meningkat, dan desain menjadi lebih kompleks. Ini menghadirkan hambatan untuk menguji inti secara efisien secara paralel untuk menghemat waktu dan biaya. Tantangannya meliputi:
- IO terbatas tersedia untuk uji pemindaian
- Saluran terbatas di tingkat inti
- Konfigurasi pengujian diperbaiki selama proses desain
- Potensi kemacetan perutean dari saluran pemindaian tambahan
Dalam pendekatan DFT bottom-up, teknisi DFT biasanya mengalokasikan sejumlah saluran pemindaian tetap untuk setiap inti di awal aliran, biasanya nomor yang sama untuk setiap inti. Ini adalah pendekatan termudah, tetapi pada akhirnya dapat menghabiskan bandwidth karena inti yang berbeda yang dikelompokkan bersama untuk pengujian mungkin memiliki panjang rantai pemindaian dan jumlah pola yang berbeda (gbr. 1).
Gambar 1. Dalam aliran DFT hierarkis, mengurangi upaya ke jaringan mux dapat menyebabkan penggunaan bandwidth yang kurang optimal.
Pendekatan lain yang mengurangi masalah bandwidth yang terbuang dan menghemat waktu pengujian adalah dengan mengalokasikan kembali sumber daya pemindaian setelah data yang diperlukan per inti diketahui, tetapi melakukan hal itu melibatkan konfigurasi ulang kompresi, mengubah rute saluran pemindaian, dan meregenerasi pola (gbr. 2).
Gambar 2. Membangun jaringan mux yang lebih kompleks untuk menyelaraskan input dan output saluran pemindaian dengan lebih baik akan menghemat waktu pengujian, tetapi dengan biaya upaya implementasi.
Apakah upaya tambahan sepadan dengan penghematan dalam waktu tes? Setiap tim DFT harus memutuskan pengorbanan ini. Untuk desain dengan struktur hierarki yang lebih kompleks, sejumlah besar inti yang identik, atau tata letak dengan ubin, tantangan dan pengorbanan tambahan harus diatasi.
Pendekatan Streaming Scan Network
Pendekatan baru untuk mendistribusikan data pengujian pemindaian di seluruh SoC — disebut Streaming Scan Network (SSN) - mengurangi upaya DFT dan waktu pengujian, dengan dukungan penuh untuk desain ubin dan pengoptimalan untuk inti yang identik. Pendekatan SSN didasarkan pada prinsip pemisahan persyaratan pengujian tingkat inti dari sumber daya pengujian tingkat chip dengan menggunakan bus sinkron berkecepatan tinggi untuk mengirimkan data pengujian pemindaian paket ke inti.
Jumlah saluran pindai per inti tidak bergantung pada lebar bus SSN dan jumlah saluran pindai pada tingkat chip dan dari jumlah inti dalam desain. Mengirimkan data pengujian dengan cara ini menyederhanakan perencanaan dan implementasi dan memungkinkan pengelompokan inti untuk ditentukan nanti dalam aliran, selama penargetan ulang pola daripada selama desain awal. Arsitektur SSN fleksibel — lebar bus ditentukan oleh jumlah pin pindai yang tersedia — dan memudahkan kemacetan perutean dan penutupan waktu karena menghilangkan muxing mode uji tingkat atas, yang juga membuatnya ideal untuk desain berbasis ubin berbatasan.
Bagian dari arsitektur SSN adalah node host level inti yang menghasilkan sinyal DFT secara lokal. Node host memastikan bahwa data yang benar diambil dari bus SSN dan dikirim untuk memindai masukan dari inti dan bahwa data keluaran ditempatkan kembali ke bus. Setiap node mengetahui apa yang harus dilakukan dan kapan melakukannya berdasarkan langkah konfigurasi sederhana yang memanfaatkan infrastruktur IJTAG (IEEE 1687). Grup inti mana yang akan diuji bersama dan yang akan diuji secara berurutan dapat dikonfigurasi, tidak terprogram, dengan pendekatan SSN. Konfigurasi dilakukan sebagai langkah penyiapan sekali per kumpulan pola, dan setelah selesai, semua data di bus SSN adalah payload.
Apa yang dimaksud dengan pengiriman data uji pemindaian paket?
Sebagai contoh, ambil desain di mana dua inti akan diuji secara bersamaan menggunakan SSN (gambar 3). Blok A memiliki 5 saluran pindai, Blok B memiliki 4 saluran pindai. Paket adalah jumlah total data yang diperlukan untuk melakukan satu siklus pergeseran di kedua inti. Ukuran paket dalam contoh ini adalah 9 bit. Namun, ada 16 pin yang tersedia untuk uji pemindaian (8 masukan, 8 keluaran), sehingga bus SSN memiliki lebar 8 bit.
Gambar 3. Menguji dua blok sekaligus. Dalam metode akses pemindaian pin-mux, ini akan membutuhkan sembilan pin input pemindaian tingkat chip dan sembilan pin output pemindaian. Dengan SSN, ukuran paket adalah 9 bit, yang dikirimkan pada bus 8-bit.
Tabel di sisi kiri gambar 3 menunjukkan bagaimana data dialirkan melalui bus SSN sinkron ke inti. Ini akan membutuhkan dua siklus bus SSN untuk mengirimkan semua data yang diperlukan untuk melakukan satu siklus shift di kedua inti. Perhatikan bahwa lokasi bit data yang sesuai dengan setiap inti berubah (berputar) untuk setiap paket. Node host tahu di mana data yang sesuai dengan inti tersebut berada di bus dan kapan harus menghasilkan sinyal DFT lokal, termasuk menggerakkan jam pergeseran inti.
Bagaimana SSN mengurangi waktu pengujian dan volume data pengujian
SSN berisi beberapa kemampuan untuk mengurangi waktu pengujian dan volume data pengujian. Salah satunya adalah shift dan penangkapan independen. Dalam banyak skema penargetan ulang, siklus penangkapan semua inti yang terpengaruh harus diselaraskan. Jika beberapa inti bergeser secara bersamaan (gbr. 4) dan memiliki panjang pemindaian yang berbeda, beberapa inti dengan rantai yang lebih pendek perlu diberi bantalan untuk melakukan penangkapan pada waktu yang sama untuk semua inti. Dengan SSN, node host diprogram sehingga setiap inti dapat bergeser secara independen, tetapi penangkapan terjadi secara bersamaan setelah semua inti menyelesaikan pemuatan / pembongkaran pemindaian.
Gambar 4. Ketika siklus pengambilan harus diselaraskan, beberapa inti memerlukan bantalan, yang membuang-buang data dan waktu pengujian.
SSN juga melakukan penyetelan bandwidth. Daripada menyediakan bit sebanyak saluran pemindaian tingkat inti per paket, SSN dapat mengalokasikan lebih sedikit bit ke inti yang membutuhkan lebih sedikit data secara keseluruhan. Untuk inti yang memiliki pola yang lebih sedikit atau rantai pemindaian yang lebih pendek, lebih sedikit data yang dialokasikan per paket, yang mendistribusikan data dengan lebih baik ke seluruh inti dan pada akhirnya mengurangi waktu pengujian.
SSN adalah metode terukur untuk menguji sejumlah inti identik dengan jumlah data pengujian dan waktu pengujian yang konstan. Untuk inti yang identik, sirkuit pembanding disertakan di setiap node host. Data yang diberikan ke inti yang sama adalah input pemindaian, data yang diharapkan, dan data topeng. Itu memungkinkan SSN untuk melakukan perbandingan di dalam setiap inti. Status terakumulasi di semua inti identik kemudian dialihkan pada bus SSN. Bit lulus / gagal per inti juga ditangkap di host dan dipindai melalui IJTAG.
Kesimpulan
SSN dikembangkan bekerja sama dengan beberapa pemimpin Semikonduktor perusahaan. Kami mempresentasikan makalah bersama Intel di International Test Conference 2020 yang menjelaskan teknologi dan menunjukkan beberapa hasil penting dari validasi SSN Intel. Dibandingkan dengan solusi pin-muxed, mereka melihat pengurangan volume data pengujian sebesar 43% dan juga pengurangan siklus pengujian sebesar 43%. Langkah-langkah dalam alur desain dan penargetan ulang 10x-20x lebih cepat dengan SSN.
SSN menghilangkan pengorbanan antara memiliki aliran implementasi yang efektif dan efisien, atau meminimalkan biaya pengujian.
Geir Eide adalah Direktur Manajemen Produk untuk produk uji Tessent DFT di Siemens Digital Industries Software.